SAR型ADC原理簡析

　　逐次逼近寄存器型（SAR）模擬數(shù)字轉換器（ADC）是采樣速率低于5Msps （每秒百萬次采樣）的中等至高分辨率應用的常見結構。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點。這些特點使該類型ADC具有很寬的應用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號采集等。

　　顧名思義，SAR ADC實質(zhì)上是實現(xiàn)一種二進制搜索算法。所以，當內(nèi)部電路運行在數(shù)兆赫茲（MHz）時，由于逐次逼近算法的緣故，ADC采樣速率僅是該數(shù)值的幾分之一。

　　SAR ADC的架構

　　盡管實現(xiàn)SAR ADC的方式千差萬別，但其基本結構非常簡單（見圖1）。模擬輸入電壓（VIN）由采樣/保持電路保持。為實現(xiàn)二進制搜索算法，N位寄存器首先設置在中間刻度（即：100.。。 .00，MSB設置為1）。這樣，DAC輸出（VDAC）被設為VREF/2，VREF是提供給ADC的基準電壓。然后，比較判斷VIN是小于還是大于VDAC。如果VIN大于VDAC，則比較器輸出邏輯高電平或1，N位寄存器的MSB保持為1。相反，如果VIN小于VDAC，則比較器輸出邏輯低電平，N位寄存器的MSB清0。隨后，SAR控制邏輯移至下一位，并將該位設置為高電平，進行下一次比較。這個過程一直持續(xù)到LSB。上述操作結束后，也就完成了轉換，N位轉換結果儲存在寄存器內(nèi)。

　　SAR型ADC原理簡析

　　SAR原理框圖：

　　組成：比較器、逐次比較寄存器、D/A轉換器、數(shù)據(jù)寄存器、控制電路。

　　原理簡析：首先逐次比較寄存器最高位置1，指示D/A轉換器輸出對應電壓到比較器反相端與Vi比較，如果Vi大于該電壓，則比較器輸出為1，逐次比較寄存器采樣到1保存最高位為1，反之為0。依次比較直到最后一位，屆時所存數(shù)據(jù)并輸出。

　　特點：從原理分析容易看出，該種ADC是一位一位比較，則每個時鐘周期只能比較一次，N位則需比較N次，因此注定該種ADC不能運轉在較快速度，同時輸入端Vi的帶寬也不會太寬，畢竟轉換速率在那里了，你Vi變化太快，人家還沒轉換完你就變化了，轉換還有啥意義呢？另一方面可看出該種ADC電路結構簡單，硅片面積和功耗比較小，便于實現(xiàn)。同時分辨率完全取決于內(nèi)部DAC（當然比較器的敏感度也很重要。），則可實現(xiàn)較高分辨率。總之，該種ADC適用于分辨率高、中等速度以下的場合。

　　網(wǎng)上搜索時無意中發(fā)現(xiàn)，然來教科書中常見芯片ADC0809即為SAR型，之前只知道拿過來就用，現(xiàn)在研究ADC才注意到。（后來使用C8051F410，發(fā)現(xiàn)集成的12位ADC竟然也是SAR型）

　　上ADC0809內(nèi)部原理框圖：

　　注意中間部分即之前所述SAR核心構成，不過這里是用開關數(shù)組和256R電阻分壓器構成了一個DAC。