FPGA設(shè)計(jì)與應(yīng)用之基于AD9833芯片的信號(hào)發(fā)生器設(shè)計(jì)

改了好幾天的程序，不知道說(shuō)什么，直接上代碼吧

/****************************************************/

? ? ? ? ? ? ? ? /*? made by Jerry? ? ? ? ? ? */

/****************************************************/

`timescale 1ns/1ns

module happy(

?Clk,

?Rst_n,

?SCLK,

?DIN,

?FSY

);

//黃正

?input Clk;? ? ? //系統(tǒng)輸入時(shí)鐘

?input Rst_n;? ? //復(fù)位信號(hào)

?output reg DIN;? //AD9833輸入數(shù)據(jù)

?output reg FSY;? //數(shù)據(jù)輸入控制信號(hào)

?output reg SCLK; //串行通信時(shí)鐘

?串行通信：采用三線(xiàn)S PI（Serial串行 Peripheral外設(shè) In terface接口）形式

?幾個(gè)重要的串行接口說(shuō)明

? SCLK:串行時(shí)鐘輸入，數(shù)據(jù)在時(shí)鐘下降沿輸入AD9833

? DIN:串行數(shù)據(jù)輸入接口，輸入數(shù)據(jù)位數(shù)為16bit

? FSYNC：低有效控制輸入Active Low Control Input. This is the f rame synchronization signal for the input data. When FSYNC is taken low, the internal logic is informed that a new word is

being loaded into the device.輸入的幀同步信號(hào)數(shù)據(jù)，當(dāng)FSYNC變低時(shí)，會(huì)通知內(nèi)部邏輯一個(gè)字節(jié)輸入完畢。數(shù)據(jù)只有在FSYNC為低電平時(shí)才可以向芯片輸入

?在第16個(gè)SCLK下降沿之后FSYNC拉高，

*/?

?wire trans_done;? //2 byte 數(shù)據(jù)傳輸完成標(biāo)志信號(hào)

?reg[3:0]cishu;? //字通信次數(shù)寄存器，用于控制傳輸進(jìn)程

?reg[3:0]DIV_CNT; //分頻計(jì)數(shù)器，用于序列機(jī)控制

?reg SCLK2X;? ?//2倍SCLK的采樣時(shí)鐘

?reg [8:0]SCLK_GEN_CNT;//SCLK生成暨序列機(jī)計(jì)數(shù)器

?reg en;//轉(zhuǎn)換使能信號(hào)

?parameter DIV_PARAM=2;

?parameter?

? ? ? DAC_data0=16'h2100,? //0010_0001_0000_0000? DB13=1表示即將兩次寫(xiě)入完整頻率控制字，同時(shí)將寄存器復(fù)位

DAC_data1=16'h69f1,? //6886? ?//0110_1001_1111_0001: 低14bit是輸入的頻率數(shù)據(jù)，DB15:DB14=01表示選擇頻率寄存器FEG0

DAC_data2=16'h4000,? // 0100_0000_0000_0000 高14bit=0

DAC_data3=16'hc000, //1100_0000_0000_0000:選擇相位寄存器0，data=0?

DAC_data4=16'h0100,? // 0000_0001_0000_0000

DAC_data5=16'h2100,? //選擇數(shù)據(jù)一次寫(xiě)入，DB13&Rest=1

DAC_data6=16'h2000,? //設(shè)置相位寄存器0作為相位累加器

DAC_data7=16'h2000;? //選擇正弦波

? //數(shù)據(jù)傳輸使能控制模塊

? always@(posedge Clk or negedge Rst_n)

if(!Rst_n)

en? <=#1 1'b1;

else if(trans_done)

en? <=#1 1'b0;

else

en? <=en;

?//完整數(shù)據(jù)傳輸完成標(biāo)志信號(hào)

?assign trans_done = (cishu ==4'd8 ) && SCLK2X;?

?//生成2倍SCLK使時(shí)鐘計(jì)數(shù)器? ?

always@(posedge Clk or negedge Rst_n)

if(!Rst_n)

DIV_CNT? <= #1? 4'd0;

else if(en)begin

if(DIV_CNT == (DIV_PARAM - 1'b1))

DIV_CNT? <= #1? 4'd0;

else?

DIV_CNT? <= #1? DIV_CNT + 1'b1;

end else

DIV_CNT? <= #1? 4'd0;

? //生成2倍SCLK時(shí)鐘計(jì)數(shù)器? 結(jié)果是使sclk周期為40ns完美

always@(posedge Clk or negedge Rst_n)

if(!Rst_n)

SCLK2X? <= #1? 1'b0;

else if(en && (DIV_CNT == (DIV_PARAM - 1'b1)))

SCLK2X? <= #1? 1'b1;

else

SCLK2X? <= #1? 1'b0;

? //生成序列計(jì)數(shù)器

always@(posedge Clk or negedge Rst_n)

if(!Rst_n)

SCLK_GEN_CNT? <= #1? 9'd0;

else if(SCLK2X && en)

begin

if(SCLK_GEN_CNT == 9'd271)

SCLK_GEN_CNT? <= #1? 9'd271;

else

SCLK_GEN_CNT? <= #1? SCLK_GEN_CNT + 1'b1;

end

else

SCLK_GEN_CNT? <= #1? SCLK_GEN_CNT;

? ?/*

?*******************依次將數(shù)據(jù)移出到芯片********************

?always@(posedge Clk or negedge Rst_n)

?if(!Rst_n)

? begin

? ?DIN? <=#0? 1'b1;

? ?SCLK? <=#1? 1'b1;

? ?FSY <=1'b1;

? ?cishu<=4'd0;

? end??

? else if((!trans_done)&&SCLK2X)

? begin

? ?case(SCLK_GEN_CNT)

/******************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data0*/

? /******************************************************/?

begin

DIN? <= #1 DAC_data0[15];

FSY<=1'b0;

SCLK? <= #5? 1'b0;

end?

1,3,5,7,9,11,13,15,17,19,21,23,25,27,29:

begin

? SCLK? <= #1? 1'b1;

end

31:

begin

? SCLK? <= #1? 1'b1;

? ?FSY<= 1'b1;

end

2:? begin DIN? <= #1 DAC_data0[14]; SCLK? <= #1 1'b0; end

4:? begin DIN? <= #1 DAC_data0[13]; SCLK? <= #1 1'b0; end

6:? begin DIN? <= #1 DAC_data0[12]; SCLK? <= #1 1'b0; end

8:? begin DIN? <= #1 DAC_data0[11]; SCLK? <= #1 1'b0; end

10: begin DIN? <= #1 DAC_data0[10]; SCLK? <= #1 1'b0; end

12: begin DIN? <= #1 DAC_data0[9];? SCLK? <= #1 1'b0; end

? ? 14: begin DIN? <= #1 DAC_data0[8];? SCLK? <= #1 1'b0; end

16: begin DIN? <= #1 DAC_data0[7];? SCLK? <= #1 1'b0; end

18: begin DIN? <= #1 DAC_data0[6];? SCLK? <= #1 1'b0; end

20: begin DIN? <= #1 DAC_data0[5];? SCLK? <= #1 1'b0; end

22: begin DIN? <= #1 DAC_data0[4];? SCLK? <= #1 1'b0; end

24: begin DIN? <= #1 DAC_data0[3];? SCLK? <= #1 1'b0; end

26: begin DIN? <= #1 DAC_data0[2];? SCLK? <= #1 1'b0; end

28: begin DIN? <= #1 DAC_data0[1];? SCLK? <= #1 1'b0; end

30: begin DIN? <= #1 DAC_data0[0];? SCLK? <= #1 1'b0; end

? ? 32:?

begin?

SCLK? <= #1 1'b0;?

end?

? ? 33:?

? begin

? SCLK<=1'b1;?

? cishu<=4'd1;

? end? ?

/********************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data1*/

? /********************************************************/?

34:

begin

? DIN? <= #1 DAC_data1[15];

? FSY<=1'b0;

? SCLK? <= #5? 1'b0;

end

? ?35,37,39,41,43,45,47,49,51,53,55,57,59,61,63:

? begin

SCLK? <= #1? 1'b1;

end

65:

begin

SCLK? <= #1? 1'b1;

FSY<=#1 1'b1;

end

? ?36: begin DIN? <= #1 DAC_data1[14]; SCLK? <= #1 1'b0; end

38: begin DIN? <= #1 DAC_data1[13]; SCLK? <= #1 1'b0; end

40: begin DIN? <= #1 DAC_data1[12]; SCLK? <= #1 1'b0; end

42: begin DIN? <= #1 DAC_data1[11]; SCLK? <= #1 1'b0; end

44: begin DIN? <= #1 DAC_data1[10]; SCLK? <= #1 1'b0; end

46: begin DIN? <= #1 DAC_data1[9];? SCLK? <= #1 1'b0; end

48: begin DIN? <= #1 DAC_data1[8];? SCLK? <= #1 1'b0; end

50: begin DIN? <= #1 DAC_data1[7];? SCLK? <= #1 1'b0; end

52: begin DIN? <= #1 DAC_data1[6];? SCLK? <= #1 1'b0; end

54: begin DIN? <= #1 DAC_data1[5];? SCLK? <= #1 1'b0; end

56: begin DIN? <= #1 DAC_data1[4];? SCLK? <= #1 1'b0; end

58: begin DIN? <= #1 DAC_data1[3];? SCLK? <= #1 1'b0; end

60: begin DIN? <= #1 DAC_data1[2];? SCLK? <= #1 1'b0; end

62: begin DIN? <= #1 DAC_data1[1];? SCLK? <= #1 1'b0; end

64: begin DIN? <= #1 DAC_data1[0];? SCLK? <= #1 1'b0; end

66:

? ?begin?

? ?SCLK? <= #1 1'b0;?

? ?//? ?FSY<=#1 1'b1;

? ?end

67:?

begin

? ? SCLK<=1'b1;?

? ? cishu<=4'd2;

? ?end?

/***********************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data2*/

? /*******************************************************/?

? 68:

? begin

DIN? <= #1 DAC_data2[15];

FSY<=1'b0;

SCLK? <= #5? 1'b0;

end

69,71,73,75,77,79,81,83,85,87,89,91,93,95,97:

begin

SCLK? <= #1? 1'b1;

end

99:

begin

SCLK? <= #1? 1'b1;

FSY<=#1 1'b1;

end

? ?70: begin DIN? <= #1 DAC_data2[14]; SCLK? <= #1 1'b0; end

72: begin DIN? <= #1 DAC_data2[13]; SCLK? <= #1 1'b0; end

74: begin DIN? <= #1 DAC_data2[12]; SCLK? <= #1 1'b0; end

76: begin DIN? <= #1 DAC_data2[11]; SCLK? <= #1 1'b0; end

78: begin DIN? <= #1 DAC_data2[10]; SCLK? <= #1 1'b0; end

80: begin DIN? <= #1 DAC_data2[9];? SCLK? <= #1 1'b0; end

82: begin DIN? <= #1 DAC_data2[8];? SCLK? <= #1 1'b0; end

84: begin DIN? <= #1 DAC_data2[7];? SCLK? <= #1 1'b0; end

86: begin DIN? <= #1 DAC_data2[6];? SCLK? <= #1 1'b0; end

88: begin DIN? <= #1 DAC_data2[5];? SCLK? <= #1 1'b0; end

90: begin DIN? <= #1 DAC_data2[4];? SCLK? <= #1 1'b0; end

92: begin DIN? <= #1 DAC_data2[3];? SCLK? <= #1 1'b0; end

94: begin DIN? <= #1 DAC_data2[2];? SCLK? <= #1 1'b0; end

96: begin DIN? <= #1 DAC_data2[1];? SCLK? <= #1 1'b0; end

98: begin DIN? <= #1 DAC_data2[0];? SCLK? <= #1 1'b0; end

100:?

begin?

? ? SCLK? <= #1 1'b0;?

? ? //? ?FSY<=#1 1'b1;

? ?end?

101:?

? ?begin

? ? SCLK<=1'b1;?

? ?// FSY<=#2 1'b1;

? ? cishu<=4'd3;

? ?end

/************************************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data3 */

? /************************************************************************/?

? 102:

? ? begin

DIN? <= #1 DAC_data3[15];

FSY<=1'b0;

SCLK? <= #5? 1'b0;

end

?103,105,107,109,111,113,115,117,119,121,123,125,127,129,131:

? ?begin

SCLK? <= #1? 1'b1;

end

?133:

begin

SCLK? <= #1? 1'b1;

? ?FSY<=#1 1'b1;

end

? ?104: begin DIN? <= #1 DAC_data3[14]; SCLK? <= #1 1'b0; end

106: begin DIN? <= #1 DAC_data3[13]; SCLK? <= #1 1'b0; end

108: begin DIN? <= #1 DAC_data3[12]; SCLK? <= #1 1'b0; end

110: begin DIN? <= #1 DAC_data3[11]; SCLK? <= #1 1'b0; end

112: begin DIN? <= #1 DAC_data3[10]; SCLK? <= #1 1'b0; end

114: begin DIN? <= #1 DAC_data3[9];? SCLK? <= #1 1'b0; end

116: begin DIN? <= #1 DAC_data3[8];? SCLK? <= #1 1'b0; end

118: begin DIN? <= #1 DAC_data3[7];? SCLK? <= #1 1'b0; end

120: begin DIN? <= #1 DAC_data3[6];? SCLK? <= #1 1'b0; end

122: begin DIN? <= #1 DAC_data3[5];? SCLK? <= #1 1'b0; end

124: begin DIN? <= #1 DAC_data3[4];? SCLK? <= #1 1'b0; end

126: begin DIN? <= #1 DAC_data3[3];? SCLK? <= #1 1'b0; end

128: begin DIN? <= #1 DAC_data3[2];? SCLK? <= #1 1'b0; end

130: begin DIN? <= #1 DAC_data3[1];? SCLK? <= #1 1'b0; end

132: begin DIN? <= #1 DAC_data3[0];? SCLK? <= #1 1'b0; end

134:

begin?

SCLK? <= #1 1'b0;?

? ?// FSY<=#1 1'b1;

end?

135:?

begin

? SCLK<=1'b1;?

? cishu<=4'd4;

? ? end

/************************************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data4*/

?/************************************************************************/?

? 136:

? begin

DIN? <= #1 DAC_data4[15];

FSY<=1'b0;

SCLK? <= #5? 1'b0;

end

137,139,141,143,145,147,149,151,153,155,157,159,161,163,165:

? begin

SCLK? <= #1? 1'b1;

end

167:

begin

SCLK? <= #1? 1'b1;

? ?FSY<=#1 1'b1;

end

? ?138: begin DIN? <= #1 DAC_data4[14]; SCLK? <= #1 1'b0; end

140: begin DIN? <= #1 DAC_data4[13]; SCLK? <= #1 1'b0; end

142: begin DIN? <= #1 DAC_data4[12]; SCLK? <= #1 1'b0; end

144: begin DIN? <= #1 DAC_data4[11]; SCLK? <= #1 1'b0; end

146: begin DIN? <= #1 DAC_data4[10]; SCLK? <= #1 1'b0; end

148: begin DIN? <= #1 DAC_data4[9];? SCLK? <= #1 1'b0; end

150: begin DIN? <= #1 DAC_data4[8];? SCLK? <= #1 1'b0; end

152: begin DIN? <= #1 DAC_data4[7];? SCLK? <= #1 1'b0; end

154: begin DIN? <= #1 DAC_data4[6];? SCLK? <= #1 1'b0; end

156: begin DIN? <= #1 DAC_data4[5];? SCLK? <= #1 1'b0; end

158: begin DIN? <= #1 DAC_data4[4];? SCLK? <= #1 1'b0; end

160: begin DIN? <= #1 DAC_data4[3];? SCLK? <= #1 1'b0; end

162: begin DIN? <= #1 DAC_data4[2];? SCLK? <= #1 1'b0; end

164: begin DIN? <= #1 DAC_data4[1];? SCLK? <= #1 1'b0; end

166: begin DIN? <= #1 DAC_data4[0];? SCLK? <= #1 1'b0; end

168:?

begin?

SCLK? <= #1 1'b0;?

? ?

end?

169:

begin

? SCLK<=1'b1;?

// FSY<=#2 1'b1;

? cishu<=4'd5;

? ? end

/************************************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data5*/

?/************************************************************************/?

? 170:

? begin

DIN? <= #1 DAC_data5[15];

FSY<=1'b0;

SCLK? <= #5? 1'b0;

end

171,173,175,177,179,181,183,185,187,189,191,193,195,197,199:

begin

SCLK? <= #1? 1'b1;

end

201:

begin

SCLK? <= #1? 1'b1;

? ?FSY<=#1 1'b1;

end

? ?172: begin DIN? <= #1 DAC_data5[14]; SCLK? <= #1 1'b0; end

174: begin DIN? <= #1 DAC_data5[13]; SCLK? <= #1 1'b0; end

176: begin DIN? <= #1 DAC_data5[12]; SCLK? <= #1 1'b0; end

178: begin DIN? <= #1 DAC_data5[11]; SCLK? <= #1 1'b0; end

180: begin DIN? <= #1 DAC_data5[10]; SCLK? <= #1 1'b0; end

182: begin DIN? <= #1 DAC_data5[9];? SCLK? <= #1 1'b0; end

184: begin DIN? <= #1 DAC_data5[8];? SCLK? <= #1 1'b0; end

186: begin DIN? <= #1 DAC_data5[7];? SCLK? <= #1 1'b0; end

188: begin DIN? <= #1 DAC_data5[6];? SCLK? <= #1 1'b0; end

190: begin DIN? <= #1 DAC_data5[5];? SCLK? <= #1 1'b0; end

192: begin DIN? <= #1 DAC_data5[4];? SCLK? <= #1 1'b0; end

194: begin DIN? <= #1 DAC_data5[3];? SCLK? <= #1 1'b0; end

196: begin DIN? <= #1 DAC_data5[2];? SCLK? <= #1 1'b0; end

198: begin DIN? <= #1 DAC_data5[1];? SCLK? <= #1 1'b0; end

200: begin DIN? <= #1 DAC_data5[0];? SCLK? <= #1 1'b0; end

202:?

begin?

SCLK? <= #1 1'b0;?

? ?

end?

203:?

begin

? SCLK<=1'b1;?

// FSY<=#2 1'b1;

? cishu<=4'd6;

? ? end

/************************************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data6*/

? /************************************************************************/?

? 204:

? begin

DIN? <= #1 DAC_data6[15];

FSY<=1'b0;

SCLK? <= #5 1'b0;

end

205,207,209,211,213,215,217,219,221,223,225,227,229,231,233:

begin

SCLK? <= #1? 1'b1;

end

235:

begin

SCLK? <= #1? 1'b1;

FSY<=#1 1'b1;

end

? ?206: begin DIN? <= #1 DAC_data6[14]; SCLK? <= #1 1'b0; end

208: begin DIN? <= #1 DAC_data6[13]; SCLK? <= #1 1'b0; end

210: begin DIN? <= #1 DAC_data6[12]; SCLK? <= #1 1'b0; end

212: begin DIN? <= #1 DAC_data6[11]; SCLK? <= #1 1'b0; end

214: begin DIN? <= #1 DAC_data6[10]; SCLK? <= #1 1'b0; end

216: begin DIN? <= #1 DAC_data6[9];? SCLK? <= #1 1'b0; end

218: begin DIN? <= #1 DAC_data6[8];? SCLK? <= #1 1'b0; end

220: begin DIN? <= #1 DAC_data6[7];? SCLK? <= #1 1'b0; end

222: begin DIN? <= #1 DAC_data6[6];? SCLK? <= #1 1'b0; end

224: begin DIN? <= #1 DAC_data6[5];? SCLK? <= #1 1'b0; end

226: begin DIN? <= #1 DAC_data6[4];? SCLK? <= #1 1'b0; end

228: begin DIN? <= #1 DAC_data6[3];? SCLK? <= #1 1'b0; end

230: begin DIN? <= #1 DAC_data6[2];? SCLK? <= #1 1'b0; end

232: begin DIN? <= #1 DAC_data6[1];? SCLK? <= #1 1'b0; end

234: begin DIN? <= #1 DAC_data6[0];? SCLK? <= #1 1'b0; end

236:?

begin?

? ?SCLK? <= #1 1'b0;?

? ?//? FSY<=#1 1'b1;

? ?end?

237:?

begin

? ?SCLK<=1'b1;?

? ?cishu<=4'd7;

? ? ? end

/************************************************************************/??

? ? ? ? ? ? ? ? ? ?? /*傳輸 DAC_data7*/

? /************************************************************************/?

? 238:

? begin

DIN? <= #1 DAC_data7[15];

SCLK? <= #5? 1'b0;

FSY<=1'b0;

end

239,241,243,245,247,249,251,253,255,257,259,261,263,265,267:

begin

SCLK? <= #1? 1'b1;

end

269:

begin

SCLK? <= #1? 1'b1;

FSY<=#1 1'b1;

end

? ?240: begin DIN? <= #1 DAC_data7[14]; SCLK? <= #1 1'b0; end

242: begin DIN? <= #1 DAC_data7[13]; SCLK? <= #1 1'b0; end

244: begin DIN? <= #1 DAC_data7[12]; SCLK? <= #1 1'b0; end

246: begin DIN? <= #1 DAC_data7[11]; SCLK? <= #1 1'b0; end

248: begin DIN? <= #1 DAC_data7[10]; SCLK? <= #1 1'b0; end

250: begin DIN? <= #1 DAC_data7[9];? SCLK? <= #1 1'b0; end

252: begin DIN? <= #1 DAC_data7[8];? SCLK? <= #1 1'b0; end

254: begin DIN? <= #1 DAC_data7[7];? SCLK? <= #1 1'b0; end

256: begin DIN? <= #1 DAC_data7[6];? SCLK? <= #1 1'b0; end

258: begin DIN? <= #1 DAC_data7[5];? SCLK? <= #1 1'b0; end

260: begin DIN? <= #1 DAC_data7[4];? SCLK? <= #1 1'b0; end

262: begin DIN? <= #1 DAC_data7[3];? SCLK? <= #1 1'b0; end

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FPGA設(shè)計(jì)(26247) FPGA設(shè)計(jì)(26247)
DDS芯片(16972) DDS芯片(16972)
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請(qǐng)問(wèn)將模擬信號(hào)轉(zhuǎn)化為聲音信號(hào)需要什么芯片？

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函數(shù)信號(hào)發(fā)生器能否用主信號(hào)端產(chǎn)生TTL信號(hào)（不是用TTL輸出端）？

函數(shù)信號(hào)發(fā)生器能否用主信號(hào)端產(chǎn)生TTL信號(hào)（不是用TTL輸出端）？函數(shù)信號(hào)發(fā)生器是一種測(cè)試儀器，用于產(chǎn)生各種類(lèi)型和頻率的電子信號(hào)。它通常由一個(gè)控制器和一個(gè)信號(hào)發(fā)生器模塊組成。信號(hào)發(fā)生器模塊通常

2023-11-20 16:23:45

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函數(shù)信號(hào)發(fā)生器怎么使用？函數(shù)信號(hào)發(fā)生器實(shí)現(xiàn)方法通常有哪幾種？

函數(shù)信號(hào)發(fā)生器怎么使用？函數(shù)信號(hào)發(fā)生器實(shí)現(xiàn)方法通常有哪幾種？函數(shù)信號(hào)發(fā)生器是一種用于產(chǎn)生不同類(lèi)型、頻率和幅度信號(hào)的儀器。它在各個(gè)領(lǐng)域的測(cè)試、研究和教學(xué)中都有廣泛的應(yīng)用。接下來(lái)我將詳細(xì)介紹函數(shù)信號(hào)

2023-11-20 16:16:42

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函數(shù)信號(hào)發(fā)生器的原理是什么？如何用函數(shù)信號(hào)發(fā)生器產(chǎn)生共模信號(hào)？

函數(shù)信號(hào)發(fā)生器的原理是什么？如何用函數(shù)信號(hào)發(fā)生器產(chǎn)生共模信號(hào)？函數(shù)信號(hào)發(fā)生器是一種電子設(shè)備，能夠產(chǎn)生各種形狀和頻率的電信號(hào)。它通常由振蕩電路和信號(hào)調(diào)節(jié)電路組成。振蕩電路產(chǎn)生基準(zhǔn)信號(hào)，信號(hào)調(diào)節(jié)

2023-11-20 16:16:40

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如何實(shí)現(xiàn)一個(gè)信號(hào)發(fā)生器的制作呢？

今天給大家分享一個(gè)信號(hào)發(fā)生器的制作方法，這個(gè)小制作不但有正弦波還有方波，就連三角波都可以輸出，你是不是覺(jué)得一定會(huì)很難吧

2023-11-15 15:33:44

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GPS C/A碼發(fā)生器的仿真研究與FPGA設(shè)計(jì)

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2023-11-06 14:17:54

維修信號(hào)發(fā)生器N5182A校準(zhǔn)不過(guò)

近日某院校送修三臺(tái)安捷倫信號(hào)發(fā)生器N5182A，客戶(hù)反饋信號(hào)發(fā)生器校準(zhǔn)不過(guò)，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。

2023-10-24 15:38:35

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簡(jiǎn)易信號(hào)發(fā)生器設(shè)計(jì)方案

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2023-10-20 09:43:18

DG535信號(hào)發(fā)生器振開(kāi)關(guān)故障維修

近日某院校送修斯坦福信號(hào)發(fā)生器DG535，客戶(hù)反饋信號(hào)發(fā)生器信號(hào)發(fā)生器振開(kāi)關(guān)故障，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。下面就是斯坦福-DG535維修情況

2023-10-17 17:47:33

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高頻信號(hào)發(fā)生器的工作原理

高頻信號(hào)發(fā)生器是一種能夠產(chǎn)生高頻信號(hào)的儀器，其原理基于振蕩器的工作原理。以下是一種常見(jiàn)的高頻信號(hào)發(fā)生器的工作原理。

2023-10-16 14:26:54

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簡(jiǎn)易低頻虛擬信號(hào)發(fā)生器設(shè)計(jì)

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2023-10-13 10:24:25

信號(hào)發(fā)生器維修

近日某院校送修安捷倫信號(hào)發(fā)生器 N5172B，客戶(hù)反饋信號(hào)發(fā)生器 信號(hào)發(fā)生器 MP1報(bào)釘頭反接，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。下面就是安捷倫-N5172B

2023-10-10 17:07:36

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信號(hào)發(fā)生器的功能信號(hào)發(fā)生器的使用方法

信號(hào)發(fā)生器是一種用于產(chǎn)生各種類(lèi)型的電子信號(hào)的設(shè)備。它被廣泛應(yīng)用于電子測(cè)試、儀器校準(zhǔn)、電子設(shè)備研發(fā)等領(lǐng)域。信號(hào)發(fā)生器能夠產(chǎn)生多種波形信號(hào)，如正弦波、方波、三角波、脈沖波等，以及模擬信號(hào)和數(shù)字信號(hào)。在使用信號(hào)發(fā)生器時(shí)，需要了解其功能和使用方法。

2023-10-05 16:04:00

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信號(hào)發(fā)生器怎么產(chǎn)生差分信號(hào)？

信號(hào)發(fā)生器怎么產(chǎn)生差分信號(hào)？ 信號(hào)發(fā)生器是電子儀器中非常重要的一個(gè)設(shè)備，它是用來(lái)產(chǎn)生高精度、高穩(wěn)定性電信號(hào)的設(shè)備。在電子行業(yè)中，它扮演著至關(guān)重要的角色，廣泛用于各種電子測(cè)試、電信實(shí)驗(yàn)以及各種實(shí)驗(yàn)室

2023-09-19 17:23:02

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33500B是德信號(hào)發(fā)生器維修自檢失敗，報(bào)錯(cuò)overload

近日某院校送修是德信號(hào)發(fā)生器33500B，客戶(hù)反饋信號(hào)發(fā)生器信號(hào)發(fā)生器自檢失敗，報(bào)錯(cuò)overload，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。下面就是

2023-09-19 17:15:49

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單片機(jī)制作電視信號(hào)發(fā)生器

早期制作的電視信號(hào)發(fā)生器基本上是由分頻器和門(mén)電路構(gòu)成 ,所用元器件較多、電路復(fù)雜 ,自制起來(lái)相當(dāng)麻煩 ,要想增加顯示圖像的種類(lèi)或改變信號(hào)的時(shí)序就更困難了。高速單片機(jī)的出現(xiàn)給信號(hào)發(fā)生器的設(shè)計(jì)制作帶來(lái)

2023-09-19 07:27:23

FPGA的偽隨機(jī)數(shù)發(fā)生器學(xué)習(xí)介紹

今天是畫(huà)師本人第一次和各位大俠見(jiàn)面，執(zhí)筆繪畫(huà)FPGA江湖，本人寫(xiě)了篇關(guān)于FPGA的偽隨機(jī)數(shù)發(fā)生器學(xué)習(xí)筆記，這里分享給大家，僅供參考。基于FPGA的偽隨機(jī)數(shù)發(fā)生器 （附代碼） 1、概念隨機(jī)數(shù)是專(zhuān)門(mén)

2023-09-12 09:13:32

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基于51單片機(jī)的信號(hào)發(fā)生器設(shè)計(jì)(仿真)

?設(shè)計(jì)信號(hào)發(fā)生器輸出一定頻率范圍的正弦波、三角波和方波。設(shè)計(jì)要求：（1）輸出信號(hào)頻率范圍：10Hz-5MHz；（2）輸出信號(hào)幅值范圍：0-10V；（3）使用液晶屏顯示信號(hào)種類(lèi)、頻率及幅度。

2023-09-07 10:05:36

維修信號(hào)發(fā)生器83650B開(kāi)機(jī)顯示電源故障最新案例

近日某院校送修惠普信號(hào)發(fā)生器83650B，客戶(hù)反饋信號(hào)發(fā)生器信號(hào)發(fā)生器開(kāi)機(jī)顯示電源故障，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。下面就是惠普-83650B維修情況

2023-09-06 17:40:51

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安捷倫E4438C信號(hào)發(fā)生器介紹

Agilent E4438C ESG 矢量信號(hào)發(fā)生器，250 kHz 至 6 GHz 主要特性與技術(shù)指標(biāo) 信號(hào)特征 250 kHz 至 1、2、3、4 或 6 GHz +17 dBm 輸出功率

2023-09-04 17:29:15

信號(hào)發(fā)生器產(chǎn)生頻率的方法

信號(hào)發(fā)生器產(chǎn)生頻率的方法? 信號(hào)發(fā)生器是一種高頻電子設(shè)備，用于產(chǎn)生不同頻率的電信號(hào)，通常用于測(cè)量、調(diào)制、解調(diào)、干擾和測(cè)試電子設(shè)備。信號(hào)發(fā)生器是各種無(wú)線(xiàn)電設(shè)備的關(guān)鍵部件，因?yàn)閷?duì)于調(diào)制和解調(diào)電子信號(hào)

2023-09-02 15:12:28

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如何設(shè)計(jì)并實(shí)現(xiàn)一個(gè)基于FPGA的多功能信號(hào)發(fā)生器？

多功能信號(hào)發(fā)生器的原理框圖如圖所示。其中，CLKGEN是分頻器，提供的50MHz的主頻率進(jìn)行分頻，以得到滿(mǎn)足多功能信號(hào)發(fā)生器設(shè)計(jì)需要的時(shí)鐘頻率。

2023-08-25 16:34:51

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用D觸發(fā)器設(shè)計(jì)一個(gè)序列發(fā)生器怎么用D觸發(fā)器做序列信號(hào)發(fā)生器？

用D觸發(fā)器設(shè)計(jì)一個(gè)序列發(fā)生器 怎么用D觸發(fā)器做序列信號(hào)發(fā)生器？序列發(fā)生器是數(shù)字電子技術(shù)中常用的電路模塊之一，它可以用來(lái)生成一系列的數(shù)字信號(hào)序列。在數(shù)字電路中，D觸發(fā)器是一種被廣泛使用的數(shù)字邏輯組件

2023-08-24 15:50:17

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簡(jiǎn)易信號(hào)發(fā)生器的設(shè)計(jì)

簡(jiǎn)易信號(hào)發(fā)生器的設(shè)計(jì)? 信號(hào)發(fā)生器是一種能夠產(chǎn)生可靠、標(biāo)準(zhǔn)化的交替電流、交流電壓和脈沖的電子設(shè)備。在電子測(cè)試和測(cè)量、頻率標(biāo)準(zhǔn)校準(zhǔn)等領(lǐng)域中，信號(hào)發(fā)生器都是不可或缺的儀器。然而，通常市面上的信號(hào)發(fā)生器

2023-08-24 15:49:50

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脈沖發(fā)生器是什么意思？脈沖發(fā)生器怎么使用？

脈沖發(fā)生器是什么意思？脈沖發(fā)生器怎么使用？脈沖發(fā)生器是一種電子設(shè)備，可以生成不同類(lèi)型的脈沖信號(hào)。這些信號(hào)可以被用于各種測(cè)試、測(cè)量和控制應(yīng)用，包括電子、通信、無(wú)線(xiàn)電、雷達(dá)、醫(yī)療等領(lǐng)域。它通常由多個(gè)

2023-08-24 15:18:09

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脈沖發(fā)生器輸出是1嗎？信號(hào)發(fā)生器怎么只發(fā)一個(gè)脈沖？

脈沖發(fā)生器輸出是1嗎？信號(hào)發(fā)生器怎么只發(fā)一個(gè)脈沖？脈沖發(fā)生器和信號(hào)發(fā)生器是常用的電子測(cè)量?jī)x器，用于產(chǎn)生脈沖和不同類(lèi)型的信號(hào)。在實(shí)際應(yīng)用中，人們通常會(huì)誤解它們的作用和輸出特性，因此需要進(jìn)行詳細(xì)的解釋

2023-08-24 15:18:06

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如何實(shí)現(xiàn)基于AD7606芯片采集正弦波呢？

找到波形發(fā)生器，可查看相關(guān)控制引腳。本次實(shí)驗(yàn)采集的波形是由AD9833輸出的。

2023-08-22 10:47:43

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嵌入式教程_DSP教學(xué)實(shí)驗(yàn)箱：2-18 模數(shù)轉(zhuǎn)換（AD）實(shí)驗(yàn)（采集波形）

TL6748-PlusTEB實(shí)驗(yàn)箱采用板載波形信號(hào)發(fā)生器，波形信號(hào)發(fā)生器采用的芯片是AD9833。 AD9833是一款低功耗、可編程波形發(fā)生器，能夠產(chǎn)生正弦波、三角波和方波輸出。各種類(lèi)型的檢測(cè)、信號(hào)激勵(lì)和時(shí)域反射應(yīng)用都需要波形

2023-08-21 17:02:12

基于 FPGA Vivado 信號(hào)發(fā)生器設(shè)計(jì)（附源工程）

今天給大俠帶來(lái)基于 FPGA Vivado 信號(hào)發(fā)生器設(shè)計(jì)，開(kāi)發(fā)板實(shí)現(xiàn)使用的是Digilent basys 3。話(huà)不多說(shuō)，上貨。需要源工程可以在以下資料獲取里獲取。資料匯總|FPGA軟件安裝包

2023-08-15 19:57:56

AFG3102C泰克信號(hào)發(fā)生器維修通道1輸出故障最新案例

近日某院校送修泰克信號(hào)發(fā)生器AFG3102C，客戶(hù)反饋信號(hào)發(fā)生器信號(hào)發(fā)生器儀器通道1輸出設(shè)置方波輸出為三角波，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致，并且輸出幅度低很多。本期將為大家分享本維修

2023-08-15 16:20:20

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維修信號(hào)發(fā)生器SMW200A報(bào)錯(cuò)，無(wú)輸出故障最新案例

近日某院校送修羅德與施瓦茨信號(hào)發(fā)生器SMW200A，客戶(hù)反饋信號(hào)發(fā)生器信號(hào)發(fā)生器報(bào)錯(cuò)，無(wú)輸出，對(duì)儀器進(jìn)行初步檢測(cè)，確定與客戶(hù)描述故障一致。本期將為大家分享本維修案例。下面就是

2023-08-09 17:43:13

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LEADER LG3217信號(hào)發(fā)生器

LEADER LG3217信號(hào)發(fā)生器 LEADER 3217|日本利達(dá)|RDS信號(hào)發(fā)生器|FM/AM標(biāo)準(zhǔn)信號(hào)源 ·RDS(EON), TRI, FM 立體聲, AM SSG 概述 3217是采用頻率

2023-08-08 11:38:34

關(guān)于波形發(fā)生器，你知道多少？

信號(hào)發(fā)生器系列波形發(fā)生器你知道多少？虹科信號(hào)發(fā)生器系列波形發(fā)生器：波形發(fā)生器是用于產(chǎn)生各種形狀和頻率電信號(hào)波形的電子測(cè)量?jī)x器。根據(jù)用戶(hù)配置，可以輸出不同頻率、振幅、相位和波形的信號(hào)。波形發(fā)生器既可以

2023-08-05 08:07:41

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信號(hào)總是測(cè)不準(zhǔn)？阻抗匹配原理搞懂了嗎？一張圖教會(huì)你#示波器 #信號(hào)發(fā)生器 #電路知識(shí) #阻抗曲線(xiàn)

示波器信號(hào)發(fā)生器

安泰小課堂發(fā)布于 2023-07-26 18:12:06

基于fpga的信號(hào)發(fā)生器設(shè)計(jì)方案

信號(hào)發(fā)生器能夠產(chǎn)生頻率波形可調(diào)的信號(hào)輸出，目前僅限于1Hz~4999Hz頻率范圍，波形可選擇三角波，方波，鋸齒波，以及正弦波。本系統(tǒng)在Basys3上構(gòu)建了一個(gè)簡(jiǎn)易信號(hào)發(fā)生器。

2023-07-26 09:14:21

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信號(hào)發(fā)生器輸出與示波器測(cè)試信號(hào)不匹配？消失的信號(hào)去哪了？#阻抗匹配 #示波器 #信號(hào)發(fā)生器

信號(hào)發(fā)生器

安泰小課堂發(fā)布于 2023-07-25 11:52:14

信號(hào)發(fā)生器是干什么用的？#硬聲創(chuàng)作季

信號(hào)發(fā)生器

或許發(fā)布于 2023-07-14 08:18:59

波形真的正確嗎？同信號(hào)不同時(shí)刻與多信號(hào)相同時(shí)刻波形如何分析？#示波器 #信號(hào)發(fā)生器 #示波器基礎(chǔ) #電路知識(shí)

示波器信號(hào)發(fā)生器

安泰小課堂發(fā)布于 2023-07-13 17:39:01

羅德與施瓦茨SMBV100B信號(hào)發(fā)生器

羅德與施瓦茨SMBV100B 矢量信號(hào)發(fā)生器 SMBV100B 羅德與施瓦茨射頻發(fā)生器 SMBV100B 是羅德與施瓦茨的射頻發(fā)生器。【簡(jiǎn)單介紹】羅德與施瓦茨SMBV100B 矢量信號(hào)發(fā)生器

2023-07-06 14:57:58

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多功能信號(hào)發(fā)生器 #儀器儀表 #萬(wàn)用表 #控制器#硬聲創(chuàng)作季

信號(hào)發(fā)生器

或許發(fā)布于 2023-07-03 15:07:30

創(chuàng)龍教儀DSP實(shí)驗(yàn)箱《數(shù)字信號(hào)處理》操作教程：4-13 多路信號(hào)混頻實(shí)驗(yàn)（外部輸入信號(hào)）

信號(hào)的輸入是通過(guò)實(shí)驗(yàn)板上的波形發(fā)生器AD9833輸出正弦波連續(xù)信號(hào)， AD7606 采集波形后得到對(duì)應(yīng)的離散信號(hào)數(shù)據(jù)，最后DSP對(duì)采集到的離散信號(hào)進(jìn)行處理，（與前面一樣）比如混頻運(yùn)算、FFT運(yùn)算等

2023-06-16 13:46:13

你還不會(huì)用信號(hào)發(fā)生器雙通道輸出固定相位差的信號(hào)？還不趕快進(jìn)來(lái)學(xué)！#信號(hào)發(fā)生器 #數(shù)字示波器 #函數(shù)發(fā)生器

信號(hào)發(fā)生器

安泰小課堂發(fā)布于 2023-06-12 18:01:27

信號(hào)發(fā)生器的應(yīng)用領(lǐng)域有哪些？

信號(hào)發(fā)生器在許多領(lǐng)域中都有廣泛的應(yīng)用，包括但不限于以下幾個(gè)方面。

2023-06-10 11:13:31

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信號(hào)發(fā)生器的使用方法是什么？

信號(hào)發(fā)生器是一種用于產(chǎn)生不同類(lèi)型的電信號(hào)的儀器，可以用于測(cè)試、校準(zhǔn)和實(shí)驗(yàn)等應(yīng)用。以下是使用信號(hào)發(fā)生器的一般方法。

2023-06-10 11:12:29

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簡(jiǎn)單的信號(hào)發(fā)生器電路

電子發(fā)燒友網(wǎng)站提供《簡(jiǎn)單的信號(hào)發(fā)生器電路.zip》資料免費(fèi)下載

2023-06-08 15:00:50

矢量信號(hào)發(fā)生器SMBV100B介紹

2023-06-07 10:23:29

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FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器

本文是本系列的第六篇，本文主要介紹FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器，xilinx提供了相關(guān)的IP以便于用戶(hù)進(jìn)行開(kāi)發(fā)使用。

2023-05-24 10:37:18

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任意函數(shù)信號(hào)發(fā)生器的使用方法

在實(shí)驗(yàn)室，要對(duì)信號(hào)進(jìn)行測(cè)量，需要有信號(hào)源。信號(hào)源又被稱(chēng)為信號(hào)發(fā)生器、振蕩器，是用來(lái)產(chǎn)生各種電子信號(hào)的儀器。按照其產(chǎn)生信號(hào)的波形不同，分為：正弦信號(hào)發(fā)生器、函數(shù)信號(hào)發(fā)生器、掃頻信號(hào)發(fā)生器等等。其中函數(shù)

2023-05-23 14:26:56

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Multisim中虛擬函數(shù)信號(hào)發(fā)生器的使用

做實(shí)驗(yàn)時(shí)，函數(shù)信號(hào)發(fā)生器作為信號(hào)源使用。本節(jié)介紹虛擬函數(shù)信號(hào)發(fā)生器的使用。

2023-05-17 12:31:26

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為何示波器示數(shù)是信號(hào)發(fā)生器輸出的2倍呢？

如題，我用的是泰克TDS2022型數(shù)字存儲(chǔ)示波器及AFG3101型任意波形/函數(shù)發(fā)生器，信號(hào)發(fā)生器輸出峰峰值是1V，為什么示波器示數(shù)是2V呢？請(qǐng)問(wèn)哪位知道這個(gè)原因，謝謝了！有可能信號(hào)發(fā)生器設(shè)為低阻

2023-05-15 11:01:45

安捷倫N5172B-6G信號(hào)發(fā)生器無(wú)法開(kāi)機(jī)維修#硬聲創(chuàng)作季

信號(hào)發(fā)生器

安泰儀器維修發(fā)布于 2023-04-26 14:57:53

學(xué)習(xí)筆記 | 基于FPGA的偽隨機(jī)數(shù)發(fā)生器（附代碼）

今天是畫(huà)師本人第一次和各位大俠見(jiàn)面，執(zhí)筆繪畫(huà)FPGA江湖，本人寫(xiě)了篇關(guān)于FPGA的偽隨機(jī)數(shù)發(fā)生器學(xué)習(xí)筆記，這里分享給大家，僅供參考。學(xué)習(xí)筆記 | 基于FPGA的偽隨機(jī)數(shù)發(fā)生器（附代碼）1，概念隨機(jī)數(shù)

2023-04-21 19:42:13

函數(shù)信號(hào)發(fā)生器和示波器有什么區(qū)別呢？

函數(shù)信號(hào)發(fā)生器和示波器有什么區(qū)別呢？

2023-04-19 18:20:55

基于FPGA的信號(hào)發(fā)生器系統(tǒng)結(jié)構(gòu)分析

?基于運(yùn)用EDA技術(shù)，以FPGA器件為，用Verilog HDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)各個(gè)功能模塊，采用DDS直接數(shù)字頻率合成技術(shù)設(shè)計(jì)信號(hào)發(fā)生器，通過(guò)CPU控制每個(gè)采樣點(diǎn)的輸出間隔來(lái)控制輸出波形的頻率

2023-04-14 15:15:02

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信號(hào)發(fā)生器和示波器的使用

信號(hào)發(fā)生器有兩個(gè)通道CH1和CH2，通道通過(guò)按鈕進(jìn)行切換，選擇的通道在屏幕上會(huì)高亮顯示，屏幕左側(cè)公共按鈕用于菜單選擇，第二排按鈕用于波形選擇，第一個(gè)按鈕為正弦波，第二個(gè)按鈕為方波，第三個(gè)按鈕為三角

2023-04-13 11:05:25

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簡(jiǎn)易函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)與制作

1? 整機(jī)設(shè)計(jì)1.1?設(shè)計(jì)任務(wù)及要求? ?結(jié)合所學(xué)的模擬電子技術(shù)知識(shí)，運(yùn)用 AD?畫(huà)圖軟件，設(shè)計(jì)并制作完成一簡(jiǎn)易函數(shù)信號(hào)發(fā)生器，要求能產(chǎn)生方波和三角波信號(hào)，且頻率可調(diào)，并自行設(shè)計(jì)電路所需電源電路

2023-04-03 09:25:59

EVAL-AD9833SDZ

BOARD EVAL FOR AD9833

2023-03-29 22:48:45

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FPGA設(shè)計(jì)與應(yīng)用之基于AD9833芯片的信號(hào)發(fā)生器設(shè)計(jì)

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