FPGA調(diào)試設(shè)計(jì)的指導(dǎo)原則

　　對(duì)于FPGA調(diào)試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環(huán)境下進(jìn)行仿真和調(diào)試，開(kāi)發(fā)板類(lèi)型EP4CE15F17。主要包括一下幾個(gè)部分：

　　- FPGA的調(diào)試-虛擬JTAG（Virtual JTAG）

　　- FPGA的調(diào)試-在線存儲(chǔ)器內(nèi)容編輯工具（In-system Memory Content Editor）

　　- FPGA的調(diào)試-內(nèi)嵌邏輯分析儀（SignalTap）

　　- FPGA的調(diào)試-LogicLock

　　- FPGA的調(diào)試-調(diào)試設(shè)計(jì)的指導(dǎo)原則

　　上述內(nèi)容主要參考《通信IC設(shè)計(jì)》，有興趣的可以自己購(gòu)買(mǎi)書(shū)籍進(jìn)行研讀。

　　調(diào)試設(shè)計(jì)的指導(dǎo)原則

　　對(duì)于FPGA的調(diào)試而言，無(wú)論是Altera還是Xilinx等產(chǎn)商的器件。均需要遵循以下幾個(gè)原則：

　　1）提前選擇片上調(diào)試方案，并規(guī)劃存儲(chǔ)器和邏輯要求，確定I/O引腳連接和電路板連接方式。

　　2）使用SignalTap II/Chipscope這一類(lèi)嵌入式邏輯分析儀進(jìn)行調(diào)試時(shí)，需要保留一定的內(nèi)部存儲(chǔ)資源，以便大量存儲(chǔ)采集數(shù)據(jù)。

　　3）如果使用嵌入式邏輯分析儀、邏輯分析儀接口、在線存儲(chǔ)器內(nèi)容編輯、虛擬JTAG宏等功能，就需要在西永和電路板的規(guī)劃中專(zhuān)門(mén)設(shè)計(jì)對(duì)應(yīng)的JTAG接口資源。

　　4）要使用虛擬JTAG宏功能來(lái)實(shí)現(xiàn)定制調(diào)試的應(yīng)用，需要在HDL代碼中對(duì)其例化，作為設(shè)計(jì)過(guò)程中的一部分。很多高級(jí)的調(diào)試功能都要用到JTAG HUB功能，如多個(gè)邏輯觀測(cè)實(shí)體或者虛擬JTAG等，因此在FPGA資源規(guī)劃時(shí)，需要專(zhuān)門(mén)保留一定的邏輯資源，用于實(shí)現(xiàn)該功能。

　　5）要逐漸使用調(diào)試工具，減少編譯時(shí)間，開(kāi)啟漸進(jìn)式編譯，這樣就不必重新編譯設(shè)計(jì)來(lái)更改調(diào)試工具。

　　6）確保電路板能支持調(diào)試模式，在此模式下調(diào)試信號(hào)不影響系統(tǒng)運(yùn)行。

　　7）保留I/O引腳，以便于通過(guò)邏輯分析儀接口或者額外的信號(hào)引腳進(jìn)行調(diào)試。這樣就不必在以后為了適應(yīng)調(diào)試信號(hào)而更改設(shè)計(jì)或者電路板。

　　8）按照外部邏輯分析儀或者混合信號(hào)示波器的要求來(lái)整合調(diào)試引腳頭或者M(jìn)ictor接頭。