FPGA設(shè)計之時鐘約束操作

我們以Vivado自帶的wave_gen工程為例，該工程的各個模塊功能較為明確，如下圖所示。為了引入異步時鐘域，我們在此程序上由增加了另一個時鐘--clkin2，該時鐘產(chǎn)生脈沖信號pulse，samp_gen中在pulse為高時才產(chǎn)生信號。

下面我們來一步一步進(jìn)行時序約束。

1. 梳理時鐘樹

我們首先要做的就是梳理時鐘樹，就是工程中用到了哪些時鐘，各個時鐘之間的關(guān)系又是什么樣的，如果自己都沒有把時鐘關(guān)系理清楚，不要指望綜合工具會把所有問題暴露出來。

在我們這個工程中，有兩個主時鐘，四個衍生時鐘，如下圖所示。

確定了主時鐘和衍生時鐘后，再看各個時鐘是否有交互，即clka產(chǎn)生的數(shù)據(jù)是否在clkb的時鐘域中被使用。

這個工程比較簡單，只有兩組時鐘之間有交互，即：

clk_rx與clk_tx

clk_samp與clk2

其中，clk_rx和clk_tx都是從同一個MMCM輸出的，兩個頻率雖然不同，但他們卻是同步的時鐘，因此他們都是從同一個時鐘分頻得到（可以在Clock Wizard的Port Renaming中看到VCO Freq的大小），因此它們之間需要用set_false_path來約束；而clk_samp和clk2是兩個異步時鐘，需要用asynchronous來約束。

完成以上兩步，就可以進(jìn)行具體的時鐘約束操作了。