談談FPGA的在線調試工具

從一個研發(fā)的周期來看，設計所占的比重其實是很小的。往往耗費設計人員大量的時間和精力的是仿真和調試。工程師可以通過仿真工具對自己的設計進行驗證。但不同于軟件，PLD的仿真畢竟脫離了具體的硬件環(huán)境和業(yè)務環(huán)境，與真實的應用還是有一段距離。特別是在板子上出現(xiàn)的問題無法通過仿真復現(xiàn)的時候，工程師就特別需要一個在線調試的工具。

示波器是其中一種。但示波器只能觀察到芯片IO上的信息，不能深入探測信號在邏輯內部是如何傳遞的。如果要探測內部的信號，就必須要修改設計，將內部信號引到IO上。這就增加了調試的復雜度。而且示波器受探頭數(shù)量的限制，能檢測的信號有限，也不能實現(xiàn)復雜的觸發(fā)條件。

成熟的EDA廠家都會提供PLD的在線調試工具。通過一個JTAG電纜，就可以捕獲到芯片內部的信號，而且不需要工程師修改設計文件。這就大大簡化了調試的流程。是深受PLD開發(fā)者青睞的一項功能。

每一個廠家都為自己的調試工具起了不同的名字。Xilinx的叫Chipscope，IntelPSG的是Signaltap，Lattice的工具是Reveal。這僅僅是名字的不同。其實現(xiàn)的基本原理是一樣的：利用PLD內部的Block RAM，當觸發(fā)條件成立時，將待檢測的信號寫入Block RAM，通過JTAG I/F讀取并顯示出來。在實現(xiàn)的具體細節(jié)上，各個廠家略有不同。對此我們沒有必要判定哪個更好，這與設計這款軟件的工程師的腦回路有關。當然如果你有更好的建議，可以通過代理商或原廠的渠道反饋。一個負責任的公司會認真考慮用戶的需求的。

大家在使用在線調試工具的時候，有一個重要的概念要清楚：在線調試工具采用的是同步采樣。根據香農定理（也有叫奈奎斯特定理的），對模擬信號的采集，采樣頻率至少要2倍于待采信號才能準確的恢復信號的原貌。對數(shù)字信號，這個采樣頻率的要求會更高。用過示波器的都知道，示波器的采樣頻率一般至少是輸入信號頻率的10倍以上。

同步采樣要求待檢測的信號必須是在采樣時鐘域下的信號，或者采樣時鐘頻率是待采信號的10倍以上。如果不能滿足這個要求，你通過在線調試工具看到的信號就會與實際的信號有比較大的誤差。

下面這個例子，我用120MHz的采樣時鐘去抓取一個44.33MHz變化的信號。信號原來的占空比是50%。實際上看到的信號，占空比是變化的。

如果要采集的信號分屬于不同的時鐘域，我們就需要在工具中創(chuàng)建不同的在線調試模塊。