采用FPGA和通用DSP相結(jié)合實現(xiàn)視頻圖像采集系統(tǒng)的設(shè)計

引 言

1964年美國JPL實驗室處理了太空船“徘徊者七號”發(fā)回的月球照片，標(biāo)志著數(shù)字圖像處理技術(shù)開始得到實際應(yīng)用。隨著基于實時圖像處理的視覺測量理論及應(yīng)用技術(shù)的迅速發(fā)展，可獨立運行的視頻信號數(shù)字處理平臺已成為視覺測量領(lǐng)域的一個發(fā)展趨勢。本文主要研究高速實時圖像處理系統(tǒng)中的圖像采集、處理技術(shù)，采用FPGA和通用DSP相結(jié)合的方法，充分發(fā)揮FPGA加通用DSP結(jié)構(gòu)的靈活性及實時處理能力。

1、 系統(tǒng)設(shè)計

圖1為系統(tǒng)硬件結(jié)構(gòu)框圖。

1.1 硬件設(shè)計方案

系統(tǒng)采用兩片TI公司的TMS320C6416為核心處理器，最大峰值速率為9600MIPS， DSPA的64bit EMIFA連接FPGA與片外大容量SDRAM，并可與FIFO無縫連接；16bit的EMIFB連接片外8M FLASH存儲器，用于加載DSP的啟動信息與FPGA的初始化配置。增強型直接存儲訪問控制器（EDMA）與串行多通道緩沖串口（McBSP）可用于構(gòu)成FPGA與DSP之間的控制通道以及兩片DSP之間的控制信號傳輸通道。

FPGA連接兩片C6416的64bit/133MHz的EMIFA總線，或通過McBSP口相連。在FPGA的存儲擴展結(jié)構(gòu)上，可連接兩組片外存儲器2MB的快速SBSRAM和32M的DDR SDRAM，這種雙存儲機制能夠在增強運算的協(xié)處理能力及靈活性方面得到一定程度的優(yōu)化。例如SBSRAM提供的線性存儲模式，可用于在進行類似于快速FFT運算時開辟一個面向分塊的信號處理模式。

由于C6416具有32bit/33MHz的PCI總線接口，支持PCI2.2規(guī)范，最大傳輸速率達(dá)到132MB/s，系統(tǒng)采用PCI橋QL5604連接主機與Local Bus，總線搭載兩片C6416和FPGA，并可選擇搭配全局存儲器（Global SDRAM）。兩片C6416的數(shù)據(jù)傳輸可通過雙口RAM 或經(jīng)EMIF與FPGA內(nèi)建的FIFO進行雙向傳輸，兩片C6416在運算處理方面可以用流水線的方式并行計算，也可由基于總線的突發(fā)模式（Burst-Mode）進行數(shù)據(jù)處理。

1.2 視頻圖像采集

本系統(tǒng)采用SAA7111A作為前端視頻解碼器，由于采用了I2C總線接口標(biāo)準(zhǔn)，在這里我們將I2C總線的控制電路集成到FPGA內(nèi)部［1］，如圖2。地址譯碼器產(chǎn)生相應(yīng)的讀/ 寫操作地址，寫移位寄存器將地址信息或數(shù)據(jù)信息經(jīng)過并/ 串轉(zhuǎn)換后發(fā)送到SDA上；讀移位寄存器將SDA上接收的數(shù)據(jù)存入雙向數(shù)據(jù)鎖存器。

1.3 視頻圖像處理

SAA7111A對輸入的PAL格式的模擬圖像進行A/D變換，由FPGA完成在隔行采樣方式下對FIFO的邏輯時序控制，包括SAA7111A輸出的行、場同步控制信號。

在圖像的幀存儲過程中，利用同步信號（RTS0、VREF、HREF）實現(xiàn)對采集起止點的控制，SAA7111A與SN74V235 FIFO的接口方式如圖3。由于SAA7111A沒有獨立的寫使能信號，因此，采用VERF和HREF的邏輯與非關(guān)系（）作為SN74V235的。當(dāng)一幀圖像存入幀鎖存器后，由FPGA發(fā)出控制信號，逐行寫入到FIFO中，達(dá)到半滿（HALF_FULL）狀態(tài)后，發(fā)出READY信號，由DSPA以DMA方式通過EMIFA口讀出一行數(shù)據(jù)，同時考慮到FIFO與SDRAM共用EMIFA總線，因此該步驟只需一次操作便可完成。

1.4 FPGA與DSP之間的連接

DSP通過EMIF接口總線連接到FPGA，EMIFA口的數(shù)據(jù)線、地址線、片選信號等與FPGA的I/O連接，將FPGA內(nèi)部存儲器映射到DSP地址空間，實現(xiàn)高速數(shù)據(jù)交換。在FPGA內(nèi)部構(gòu)建基于FIFO方式的EMIF接口模式，片使能信號和異步輸出使能信號用于產(chǎn)生FIFO的讀、寫使能信號。同時，Xilinx Virtex系列FPGA內(nèi)部集成Block RAM，可以配置成兩個端口完全獨立的真正的雙口RAM。雙端口Block RAM的一側(cè)被用來實現(xiàn)與DSP的通信，另一側(cè)用于實現(xiàn)與FPGA內(nèi)部邏輯電路與FPGA嵌入式處理器的通信［3］。

1.5 DSP與主機、雙DSP間的通信

主機可通過橋接的PCI總線直接訪問DSP資源，DSP對主機的訪問則采用DMA方式以主模式訪問上位機。同時DSP與SDRAM之間也以DMA方式進行200MB/s的數(shù)據(jù)傳輸。在大數(shù)據(jù)量情況下考慮實時性因素，兩片C6416之間通過全雙工串行多通道緩沖串口McBSP進行控制信號的傳送，通過兩片C6416的EMIFA口連接至FPGA的EMIF總線接口，可達(dá)到800MB/s的數(shù)據(jù)傳輸速率。因此，該設(shè)計在雙DSP之間以及與主機的通信方面是靈活的。DSPA的EMIF存儲空間地址分配如表1。

2、 軟件設(shè)計及實驗測試

使用TI公司的CCS集成的C/C++開發(fā)環(huán)境，仿真測試通過后經(jīng)PCI總線寫入相應(yīng)存儲器。PCI驅(qū)動程序開發(fā)在Windows 2000視窗環(huán)境下，采用NuMega Lab公司提供的Driver Studio， TI公司提供的API函數(shù)包，實現(xiàn)諸如中斷控制、I/O設(shè)置等功能。

2.1 FFT算法測試

采用M為2的整數(shù)次冪FFT算法算法。依據(jù)（1）、（2）兩式，一個M點的離散FFT可以只計算M/2點的離散FFT，對于M=2r個點的離散FFT運算，需要進行r輪遞推排序，每輪有（M/2）?r =（M/2）lbM次乘法和M?lbM次加法，整個運算次數(shù)可減少到

基于C6416的單、雙DSP在處理二維FFT和一維FFT、IFFT的運算時間比較見表2。試驗結(jié)果表明，該系統(tǒng)完成FFT算法測試的運算速度較快，能夠滿足實際應(yīng)用的要求。

2.2 改進LOG邊緣檢測算法測試

以LENA圖片（圖4-a）加入噪聲后的圖像（圖4-b）為測試目標(biāo)，首先將圖像灰度等級映射為8級，分別計算0o、45o、90o和135o時的灰度共生矩陣，并以其慣性矩陣特征值的平均值作為目標(biāo)圖像濾波層的慣性矩陣特征值，進行三次循環(huán)操作，即對前一次得到的高斯濾波圖像進行相同的運算，從而依次得到三個慣性矩陣平均特征值：σ1、σ2、σ3，滿足不等式（σ2-σ3）＜（σ1-σ2），為了不產(chǎn)生過多的計算量，將經(jīng)過濾波的圖像（圖4-c），以σ3=1.5337作為LOG算子的空間系數(shù)，得到反色后的邊緣檢測圖像（圖4-d）。

實驗結(jié)果表明，在該系統(tǒng)平臺上進行改進LOG算子的邊緣檢測方法能夠取得較好的效果，基本上可無延遲的輸出邊緣圖像，滿足處理任務(wù)的實時性要求。

3 、結(jié)束語

本文作者創(chuàng)新點：本設(shè)計所提出的基于PCI總線的DSP×2+FPGA的實時視頻圖像處理平臺能夠滿足大多數(shù)實時圖像處理任務(wù)，以FPGA作為協(xié)處理器的方式一方面緩解了DSP的運算壓力，同時也增加了該系統(tǒng)的靈活性，并通過對系統(tǒng)結(jié)構(gòu)的優(yōu)化，使得該系統(tǒng)能夠作為一款結(jié)構(gòu)緊湊，實時性強的高速圖像處理平臺。

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