使用CPLD器件和VHDL語(yǔ)言實(shí)現(xiàn)USB收發(fā)模塊的硬件功能設(shè)計(jì)

引 言

當(dāng)前，高密度可編程邏輯器件CPLD，由于具有巨大的靈活性而廣泛應(yīng)用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接口、串并轉(zhuǎn)換等很多方面，而且在信號(hào)處理領(lǐng)域的應(yīng)用也活躍起來(lái)。通用串行總線（USB，Universal Serial Bus）接口既是一種快速、雙向、廉價(jià)、可以進(jìn)行熱插拔的串行接口技術(shù)，也是一種體系完備的通信協(xié)議，已逐漸成為計(jì)算機(jī)的主流接口。USB接口的收發(fā)模塊用于進(jìn)行數(shù)據(jù)編碼和與外部相連。本文主要介紹使用CPLD實(shí)現(xiàn)通用串行總線（USB）接口收發(fā)模塊。

1、USB收發(fā)模塊的數(shù)據(jù)規(guī)范和通信協(xié)議

1.1 USB的數(shù)據(jù)編碼方式

USB系統(tǒng)在進(jìn)行串行數(shù)據(jù)傳輸時(shí)，使用一種NRZI（None Return Zero Invert ，即不歸零反向碼）的編碼方案。在該編碼方案中，“1”表示電平不變，“0”表示電平改變。圖1

給出了一個(gè)數(shù)據(jù)流和它的NRZI編碼。

如果直接使用這樣的編碼方式會(huì)遇到一個(gè)很嚴(yán)重的問(wèn)題：若重復(fù)相同的“1”信號(hào)持續(xù)進(jìn)入時(shí)，就會(huì)使電平長(zhǎng)時(shí)間無(wú)法轉(zhuǎn)換，逐漸積累從而導(dǎo)致讀取數(shù)據(jù)產(chǎn)生嚴(yán)重的脫節(jié)。為了確保信號(hào)發(fā)送的準(zhǔn)確性，當(dāng)在USB總線上發(fā)送一個(gè)數(shù)據(jù)包時(shí)，傳輸設(shè)備就要進(jìn)行位插入操作。所謂位插入操作是指在數(shù)據(jù)被編碼前，在數(shù)據(jù)流中每6個(gè)連續(xù)的“1”后面插入一個(gè)“0”，從而強(qiáng)迫NRZI碼發(fā)生變化。

位插入操作如圖2所示。USB數(shù)據(jù)的傳送是由低位到高位。每包數(shù)據(jù)的開(kāi)始是一個(gè)同步格式，同步格式固定為80H。從同步格式開(kāi)始，位插入操作貫穿于整個(gè)數(shù)據(jù)傳輸過(guò)程，在同步格式后的數(shù)據(jù)“1”作為真正數(shù)據(jù)流的第一位。位插入操作是由傳輸端強(qiáng)制執(zhí)行的。

1.2 USB收發(fā)模塊工作過(guò)程

USB收發(fā)模塊的發(fā)送單元由串行化﹑位插入﹑NRZI編碼等幾部分組成；接收單元由NRZI解碼﹑反位插入﹑并行化等組成。整個(gè)收發(fā)單元的工作過(guò)程如下：發(fā)送端在數(shù)據(jù)發(fā)送前，首先要將并行數(shù)據(jù)串行化，然后進(jìn)行位插入，最后進(jìn)行NRZI編碼；接收端在接收數(shù)據(jù)前就必須先執(zhí)行NRZI解碼，然后進(jìn)行反位插入，最后進(jìn)行串行數(shù)據(jù)并行化。

2、USB收發(fā)模塊的設(shè)計(jì)流程

使用VHDL語(yǔ)言進(jìn)行USB收發(fā)模塊的設(shè)計(jì)采用自下而上的設(shè)計(jì)方法，即先設(shè)計(jì)其各部分功能單元，再編寫(xiě)頂層文件調(diào)用各功能單元以實(shí)現(xiàn)其總體功能。根據(jù)USB收發(fā)模塊的工作過(guò)程可以確定其設(shè)計(jì)流程。下面以發(fā)送模塊為例，介紹各模塊的具體實(shí)現(xiàn)。

2.1 串行化部分的設(shè)計(jì)

USB收發(fā)模塊傳輸?shù)臄?shù)據(jù)都是串行數(shù)據(jù)，一個(gè)串行數(shù)據(jù)由10位組成：1位啟動(dòng)位，8位數(shù)據(jù)位，1位停止位。由于系統(tǒng)內(nèi)部處理的都是并行數(shù)據(jù)，所以在發(fā)送之前應(yīng)該進(jìn)行并行數(shù)據(jù)串行化處理。串行化的過(guò)程是將輸入的并行數(shù)據(jù)按由低位到高位的順序存入一個(gè)有序數(shù)組中，并按串行數(shù)據(jù)格式進(jìn)行編碼。根據(jù)這一原理可以編寫(xiě)VHDL程序?qū)崿F(xiàn)串行化功能。

2.2 位插入部分的設(shè)計(jì)

在位插入部分的設(shè)計(jì)中，最關(guān)鍵的步驟是計(jì)數(shù)器的設(shè)置和使用。位插入的進(jìn)行與否由計(jì)數(shù)器的值決定，而計(jì)數(shù)器的值則由輸入串行數(shù)據(jù)的狀態(tài)直接決定。由于只有在連續(xù)輸入6個(gè)“1”之后，即計(jì)數(shù)器的值為6時(shí)才進(jìn)行一次位插入，而在計(jì)滿6個(gè)數(shù)之前，只要有一位輸入的串行數(shù)據(jù)為“0”，則計(jì)數(shù)器立即清零。因此，在每讀入一位數(shù)據(jù)之后，就要判斷其是否為“1”，以決定計(jì)數(shù)器加一還是清零。正是由于計(jì)數(shù)器狀態(tài)極易發(fā)生改變，所以增加了編程的復(fù)雜性。

2.3 NRZI編碼部分的設(shè)計(jì)

NRZI編碼的原理如前所述。

2.4 數(shù)據(jù)傳輸控制方式

為了能對(duì)數(shù)據(jù)位進(jìn)行準(zhǔn)確的操作，選取每位數(shù)據(jù)包含4個(gè)時(shí)鐘周期（CLK）。例如低速1.5Mbit/s的工作時(shí)鐘應(yīng)選取為6MHz 。在串行數(shù)據(jù)發(fā)送控制器中設(shè)置了一個(gè)2位的時(shí)鐘計(jì)數(shù)器，利用該計(jì)數(shù)器高位的狀態(tài)來(lái)產(chǎn)生數(shù)據(jù)發(fā)送時(shí)鐘（TXCLK），在每個(gè)發(fā)送時(shí)鐘的上升沿發(fā)送一位數(shù)據(jù)。串行數(shù)據(jù)發(fā)送過(guò)程的波形如圖3所示。

最后，在完成各功能單元設(shè)計(jì)的情況下，編寫(xiě)頂層文件調(diào)用各個(gè)功能單元，以實(shí)現(xiàn)USB收發(fā)模塊的整體功能。在頂層文件中設(shè)置了外部輸入和輸出端口，作為信號(hào)和數(shù)據(jù)進(jìn)出發(fā)送模塊的端口；同時(shí)還定義了許多不同的中間變量和信號(hào)，用以將各個(gè)功能單元連接起來(lái)，從而實(shí)現(xiàn)數(shù)據(jù)和信號(hào)從輸入到輸出的連續(xù)工作過(guò)程。

3、USB收發(fā)模塊的部分VHDL源代碼

下面針對(duì)串行數(shù)據(jù)的NRZI編碼，給出USB收發(fā)模塊的部分VHDL程序源代碼：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY NRZI IS

PORT （EN ： IN STD_LOGIC;

IND1 ： IN STD_LOGIC_VECTOR（7 DOWNTO 0）;

OUT1 ： OUT STD_LOGIC_VECTOR（8DOWNTO 0））;

END NRZI;

ARCHITECTURE behav OF NRZI IS

BEGIN

PROCESS（EN）

BEGIN

IF EN =‘1’ THEN OUT1（0） 《= ‘1’;

IF IND1（0）=‘1’ THEN OUT1（1） 《=OUT1（0）;

ELSIF IND1（0）=‘0’ THEN OUT1（1） 《= NOT（OUT1（0））;

END IF;

END IF;

IF IND1（1）=‘1’ THEN OUT1（2） 《=OUT1（1）;

ELSIF IND1（1）=‘0’ THEN OUT1（2） 《= NOT（OUT1（1））;

END IF;

END IF;

… … …

IF IND1（7）=‘1’ THEN OUT1（8） 《=OUT1（7）;

ELSIF IND1（7）=‘0’ THEN OUT1（8） 《= NOT（OUT1（7））;

END IF;

END IF;

END IF;

END PROCESS;

END behav;

在能夠體現(xiàn)模塊功能的前提下，該程序中的輸入與輸出均設(shè)置為八位串行數(shù)據(jù)，但輸出起始位設(shè)置為

“1”，實(shí)際輸出為九位。在實(shí)際使用中輸入與輸出數(shù)據(jù)均有可能超出八位，但也只是增加了編程的復(fù)雜性，其設(shè)計(jì)方法并不發(fā)生改變。

4、仿真結(jié)果

USB收發(fā)模塊串行數(shù)據(jù)NRZI編碼單元的VHDL源代碼通過(guò)MAXPLUSⅡ軟件仿真［4］后的波形如圖4所示。

由圖4所示的仿真波形，當(dāng)使能端EN=‘1’時(shí)，電路才開(kāi)始工作，輸入數(shù)據(jù)和輸出數(shù)據(jù)的起始位都為‘1’。將仿真波形中的輸入數(shù)據(jù)IND1和輸出波形OUT1與圖1所示的NRZI編碼原理波形相比，發(fā)現(xiàn)仿真波形符合NRZI編碼原理，即說(shuō)明此VHDL源程序完全符合設(shè)計(jì)要求。其余各個(gè)功能單元的VHDL源代碼也可用相同的方法進(jìn)行仿真，將仿真所得結(jié)果與理論推導(dǎo)結(jié)果相比較可知各程序符合設(shè)計(jì)要求。

5、收發(fā)模塊的硬件實(shí)現(xiàn)

在完成源程序的設(shè)計(jì)和仿真之后，可以選用可編程邏輯器件來(lái)具體實(shí)現(xiàn)USB收發(fā)模塊的硬件功能。本設(shè)計(jì)選用Altera公司MAX3000A系列可編程邏輯器件中的EPM3032A芯片。EPM3032A的集成度為600可用門(mén) ﹑32個(gè)宏單元﹑34個(gè)可用I/O引腳，外加電壓為3.3V。這些基于EEPROM器件的組合傳輸延遲快至4.5ns。以上述發(fā)送模塊為例，定義輸入引腳為：時(shí)鐘CLK，使能端EN，8位輸入IN0～I(xiàn)N7。定義輸出引腳為 ：串行數(shù)據(jù)輸出端口OUT。將程序下載至芯片中，即可實(shí)現(xiàn)該設(shè)計(jì)的硬件功能。

6、結(jié)束語(yǔ)

USB收發(fā)模塊是USB接口的重要組成部分，傳統(tǒng)的設(shè)計(jì)方法是使用現(xiàn)有的芯片組合為硬件電路。這種開(kāi)發(fā)方法要受到現(xiàn)有芯片可實(shí)現(xiàn)功能的制約，開(kāi)發(fā)時(shí)間長(zhǎng)，電路調(diào)試復(fù)雜，設(shè)計(jì)修改困難，易產(chǎn)生資源浪費(fèi)。

本文作者創(chuàng)新點(diǎn)：采用VHDL語(yǔ)言作為設(shè)計(jì)工具，結(jié)合相應(yīng)的CPLD器件來(lái)實(shí)現(xiàn)USB收發(fā)模塊的硬件功能，大大地縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性、靈活性，彌補(bǔ)了傳統(tǒng)設(shè)計(jì)方法的不足。

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