為了研究數(shù)字化γ能譜儀，本文提出一種基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計(jì)方案，該方案采用現(xiàn)場(chǎng)可編程邏輯部件（FPGA），完成數(shù)字多道脈沖幅度分析儀的硬件設(shè)計(jì)。用QuartusⅡ軟件在FPGA平臺(tái)上完成了數(shù)字核脈沖的幅度提取并生成能譜。
2013-11-21 10:57:26
1948 
基于FPGA 的數(shù)字核脈沖分析器硬件設(shè)計(jì)方案，該方案采用現(xiàn)場(chǎng)可編程邏輯部件（FPGA），完成數(shù)字多道脈沖幅度分析儀的硬件設(shè)計(jì)。
2015-02-03 09:55:051870 
本人剛?cè)腴TFPGA,不知道如何實(shí)現(xiàn)FPGA+DSP，FPGA+ARM接口設(shè)計(jì)，網(wǎng)上查詢有的說FPGA+DSP可以通過EMIF，IP核實(shí)現(xiàn)，FPGA+ARM可以通過SPI，有沒有具體硬件參考的？
2016-08-27 11:30:26
控制這些開關(guān)，從而定義FPGA內(nèi)部的信號(hào)路徑。
FPGA的工作原理主要涉及以下步驟：
設(shè)計(jì)描述 ：首先，用戶需要使用硬件描述語(yǔ)言（如VHDL或Verilog）來描述他們想要實(shí)現(xiàn)的數(shù)字系統(tǒng)。這個(gè)描述稱為
2024-01-26 10:03:55
該文章是完全原創(chuàng)，用最簡(jiǎn)潔的語(yǔ)言講清楚FPGA實(shí)現(xiàn)負(fù)反饋的精要。震撼！FPGA實(shí)現(xiàn)負(fù)反饋控制純數(shù)字鎖相環(huán)！.zip (225.26 KB )
2019-04-30 04:50:41
FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法
2012-08-15 19:00:58
FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法
2012-08-19 13:37:35
，整板硬件包括FPGA電路， DDR3電路，外圍接口電路，加上時(shí)鐘和控制邏輯等輔助電路，形成一個(gè)完整的、一體化的數(shù)字系統(tǒng)硬件平臺(tái)。能夠快速接入FC-AE網(wǎng)絡(luò)，實(shí)現(xiàn)光纖總線終端的數(shù)據(jù)通訊。課程提供項(xiàng)目
2021-11-17 23:12:06
)設(shè)計(jì)交通燈控制電路 采用可編程器件(FPGA/CPLD)設(shè)計(jì)數(shù)字鐘 基于VHDL建模實(shí)現(xiàn)FSK的調(diào)制與解調(diào) 數(shù)字鎖相環(huán)法位同步信號(hào) 基于FPGA的碼速調(diào)整電路的建模與設(shè)計(jì) 基于VHDL或
2012-02-10 10:40:31
，PWM等等數(shù)字電路，也就說我們要用其實(shí)現(xiàn)一個(gè)特定的或是通用的硬件功能一個(gè)或是多個(gè)模塊，這些模塊的各個(gè)細(xì)節(jié)都要要用HDL來描述設(shè)計(jì)實(shí)現(xiàn)。目前的FPGA都可以直接內(nèi)嵌諸如ARM7，CoretexM1
2019-06-27 06:22:39
這幾天一直在做用costas環(huán)法提取載波，做得都想吐了，還是沒能成功。。郁悶了。。
2013-08-07 17:24:18
做DVB_S2解調(diào)器，接觸了載波同步，我們選用了costas環(huán)來做載波同步，之前聽一個(gè)工程師和我說，costas環(huán)的輸入信號(hào)是基帶信號(hào)，但我查了很多論文，也加上自己的推導(dǎo)都告訴我，costas環(huán)是對(duì)中頻信號(hào)進(jìn)行載波恢復(fù)的，這個(gè)就很矛盾了，到底是信有經(jīng)驗(yàn)的工程師，還是相信自己推導(dǎo)出來的結(jié)論，糾結(jié)中……
2017-03-02 15:14:21
數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)
2019-12-31 17:24:40
數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)
2020-04-06 11:20:46
數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)，還有個(gè)大的，上傳不了，要的M
2013-03-15 17:26:53
堆疊著鑒相、同相積分、中相積分、濾波等專用名詞。這些概念距離硬件設(shè)計(jì)實(shí)現(xiàn)數(shù)字鎖相環(huán)較遠(yuǎn)。Div20PLL Port(clock : in std_logic; --80M local clkflow
2012-01-12 15:29:12
硬件在環(huán),也即是硬件在回路(HiL)，首先看一下下面三種情況的區(qū)別（如果將實(shí)際控制器的仿真稱為 虛擬控制器，實(shí)際對(duì)象的仿真稱為虛擬對(duì)象，可得到控制系統(tǒng)仿真的3種形式：）①虛擬控制器+虛擬對(duì)象=動(dòng)態(tài)
2016-02-03 15:57:33
AD9653和FPGA硬件接法，ADC數(shù)字供電1.8，輸出LVDS信號(hào)，與FPGA連接的這個(gè)BANK多少電壓供電
2021-08-05 18:25:35
摘要：為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明
2019-06-28 08:27:33
什么是數(shù)字中頻？FPGA怎么實(shí)現(xiàn)數(shù)字中頻？
2021-05-08 08:05:40
DSP技術(shù)廣泛應(yīng)用于各個(gè)領(lǐng)域，但傳統(tǒng)的數(shù)字信號(hào)處理器由于以順序方式工作使得數(shù)據(jù)處理速度較低，且在功能重構(gòu)及應(yīng)用目標(biāo)的修改方面缺乏靈活性。而使用具有并行處理特性的FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理系統(tǒng)，具有很強(qiáng)的實(shí)時(shí)性和靈活性，因此利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理成為數(shù)字信號(hào)處理領(lǐng)域的一種新的趨勢(shì)。
2019-10-17 08:12:27
HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。關(guān)鍵詞：FPGA；三相鎖相環(huán)；乘法復(fù)用；CORDIC
2019-06-27 07:02:23
內(nèi)容：1.掌握Verilog語(yǔ)法及使用方法，初步了解FPGA的基本工作原理及其他簡(jiǎn)單數(shù)字系統(tǒng)的系統(tǒng)級(jí)設(shè)計(jì)方法，學(xué)會(huì)如何利用FPGA實(shí)現(xiàn)實(shí)際的各種功能。 2.采用Labview實(shí)現(xiàn)上位機(jī)程序編寫，實(shí)現(xiàn)
2016-04-19 20:33:42
的互聯(lián)比較多，因此要求FPGA的引腳數(shù)足夠多。同時(shí)由于晶振提供的時(shí)鐘頻率為50MHz，滿足不了100M以上的傳輸速度，因此需要FPGA內(nèi)部帶有鎖相環(huán)。另外，為了實(shí)現(xiàn)系統(tǒng)脫機(jī)工作，要求FPGA支持配置
2018-12-11 10:59:36
本帖最后由 gk320830 于 2015-3-8 21:23 編輯
開始科創(chuàng)，老師給了我們一個(gè)題基于FPGA的FFT算法硬件實(shí)現(xiàn)。但是什么都不會(huì)，想找些論文看看，求相關(guān)的論文
2012-05-24 22:14:40
利用可編程片上系統(tǒng)(SOPC)技術(shù),設(shè)計(jì)了一種基于FPGA的GPS接收機(jī)。提出了基于多普勒頻域移位的捕獲策略,并分析了捕獲時(shí)間?；谘舆t鎖定環(huán)與Costas 環(huán)跟蹤方法,給出接收機(jī)的SOPC實(shí)現(xiàn)
2023-09-19 06:34:35
是處理數(shù)字信號(hào)如圖形、語(yǔ)音及圖像等領(lǐng)域的重要變換工具?？焖俑道锶~變換(FFT)是DFT的快速算法。FFT算法的硬件實(shí)現(xiàn)一般有3種形式：1)使用通用DSP來實(shí)現(xiàn)；2)用專用DSP來實(shí)現(xiàn)；3)通過FPGA來
2009-06-14 00:19:55
隨著集成電路技術(shù)的不斷進(jìn)步，數(shù)字化應(yīng)用逐漸普及，在數(shù)字通信、電力系統(tǒng)自動(dòng)化等方面越來越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實(shí)現(xiàn)、省資源。本文綜合以上考慮，在一片FPGA中以Quartus II為平臺(tái)用VHDL實(shí)現(xiàn)了一個(gè)全數(shù)字鎖相環(huán)功能模塊，構(gòu)成了片內(nèi)鎖相環(huán)。
2019-10-10 06:12:52
怎么選擇硬件在環(huán)測(cè)試系統(tǒng)I/O接口？如何創(chuàng)建硬件在環(huán)測(cè)試系統(tǒng)？
2021-04-12 06:39:58
為何需要基于FPGA的硬件在環(huán)仿真器？如何去設(shè)計(jì)基于FPGA的硬件在環(huán)仿真器？
2021-05-06 09:18:32
主要內(nèi)容包括：1. 為什么很多人覺得學(xué)習(xí)FPGA很困難，以及HDL學(xué)習(xí)的一些誤區(qū)；2. 軟件和硬件在算法實(shí)現(xiàn)上的區(qū)別；3. 通過具體例子詳細(xì)講解了從算法的行為級(jí)建模向RTL級(jí)建模的轉(zhuǎn)換思想和底層電路
2015-09-18 15:44:39
鎖相環(huán)是什么工作原理？如何采用FPGA與頻率綜合器ADF4111相結(jié)合的方法實(shí)現(xiàn)數(shù)字鎖相式頻率源的設(shè)計(jì)?
2021-04-14 07:00:20
全數(shù)字鎖相環(huán)由那幾部分組成？數(shù)字鎖相環(huán)的原理是什么？如何采用VHDL實(shí)現(xiàn)全數(shù)字鎖相環(huán)電路的設(shè)計(jì)？
2021-05-07 06:14:44
，影響系統(tǒng)可靠性，要進(jìn)一步提高系統(tǒng)實(shí)時(shí)性，必須研究開發(fā)高速嵌入式雷達(dá)信號(hào)采集系統(tǒng)。這里結(jié)合高速嵌入式數(shù)據(jù)采集系統(tǒng)，提出一種基于CvcloneⅢFPGA實(shí)現(xiàn)的異步FIFO和鎖相環(huán)(PLL)結(jié)構(gòu)來實(shí)現(xiàn)
2019-08-21 06:56:32
本文通過對(duì)長(zhǎng)BCH碼優(yōu)化方法的研究與討論，針對(duì)標(biāo)準(zhǔn)中二進(jìn)制BCH碼的特性，設(shè)計(jì)了實(shí)現(xiàn)該譯碼器的FPGA硬件結(jié)構(gòu)。
2021-06-15 09:23:27
怎么實(shí)現(xiàn)基于fpga+stm32的數(shù)字示波器設(shè)計(jì)？
2021-11-15 07:09:58
本文研究的就是在FPGA設(shè)計(jì)平臺(tái)上設(shè)計(jì)硬件電路，實(shí)現(xiàn)數(shù)字圖像的空域?yàn)V波算法。
2021-04-30 06:29:41
怎么利用FPGA實(shí)現(xiàn)數(shù)字電壓表的設(shè)計(jì)？
2021-05-06 10:19:03
數(shù)字系統(tǒng)的設(shè)計(jì)人員擅長(zhǎng)在其印制電路板上用FPGA和CPLD將各種處理器、存儲(chǔ)器和標(biāo)準(zhǔn)的功能元件粘合在一起來實(shí)現(xiàn)數(shù)字設(shè)計(jì)。除了這些數(shù)字功能之外，FPGA和CPLD還可以使用LVDS輸入、簡(jiǎn)單的電阻電容(RC)電路和一些FPGA或CPLD的數(shù)字邏輯單元實(shí)現(xiàn)共模功能，從而構(gòu)建模數(shù)轉(zhuǎn)換器(ADC)。
2019-08-19 06:15:33
System Generator for DSP的特點(diǎn)是什么？如何使用System Generator for DSP實(shí)現(xiàn)系統(tǒng)級(jí)建模？怎么在Matlab中實(shí)現(xiàn)數(shù)字通信FPGA硬件設(shè)計(jì)？
2021-04-29 06:20:46
fpga中的用鎖相環(huán)產(chǎn)生時(shí)鐘信號(hào)相比于用計(jì)數(shù)器進(jìn)行分頻有哪些優(yōu)點(diǎn)，看fpga中鎖相環(huán)的結(jié)構(gòu)，其前期的輸入信號(hào)和后期的輸出信號(hào)不也是通過計(jì)數(shù)器進(jìn)行分頻實(shí)現(xiàn)的嗎
2014-10-06 10:46:05
數(shù)字鎖相環(huán)頻率合成系統(tǒng)的工作原理CPU控制數(shù)字鎖相環(huán)頻率合成系統(tǒng)FPGA實(shí)現(xiàn)
2021-04-09 06:20:37
本帖最后由 upup11 于 2012-11-21 20:45 編輯
我想請(qǐng)教一個(gè)問題：如何用FPGA硬件實(shí)現(xiàn)小波變換。 問題的由來：我在做一個(gè)不影響語(yǔ)音通信的前提下，電話線感應(yīng)信號(hào)特征提取
2012-11-20 21:35:16
工程師您好：ADF4351內(nèi)部集成VCO振蕩器，如果結(jié)合外部環(huán)路濾波器和外部參考時(shí)鐘頻率能構(gòu)成數(shù)字鎖相環(huán)嗎？如果不能是不是因?yàn)锳DF4351內(nèi)部沒有鑒相器，如果我想做數(shù)字鎖相環(huán)還要和ADF4002合用嗎？能實(shí)現(xiàn)位同步嗎？期待您們的答復(fù)！
2018-09-14 14:23:29
芯片提供視頻數(shù)據(jù)的模擬通道，共同匯集到DVI-I輸出接口，傳送到數(shù)字顯示器或模擬顯示器上顯示。 圖2 硬件構(gòu)架框圖 輸出圖像的分辨率要求FPGA與TMDS發(fā)送芯片之間傳送數(shù)據(jù)的帶寬在100M
2019-05-05 09:29:33
介紹了頻域抽取基二快速傅里葉運(yùn)算的基本原理；討論了基于FPGA達(dá)4 096點(diǎn)的大點(diǎn)數(shù)超高速FFT硬件系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)方法，當(dāng)多組大點(diǎn)數(shù)進(jìn)行FFT運(yùn)算時(shí)，利用FPGA內(nèi)部大容量存儲(chǔ)資源，采
2009-04-26 18:33:08
26 本文介紹了神經(jīng)網(wǎng)絡(luò)VLSI硬件實(shí)現(xiàn)的基本情況和VerilgHDL硬件設(shè)計(jì)方法的概念，在此基礎(chǔ)上利用FPGA設(shè)計(jì)出了Kohonen競(jìng)爭(zhēng)網(wǎng)絡(luò)硬件電路，其工作頻率為33Mhz，并對(duì)其工作過程進(jìn)行了較詳細(xì)的
2009-06-18 08:49:2111 提出用FPGA 來實(shí)現(xiàn)指紋識(shí)別算法, 代替了PC 機(jī)、通用MCU 或者DSP。算法由硬件來實(shí)現(xiàn), 提高了運(yùn)算速度。同時(shí)具體說明了指紋識(shí)別系統(tǒng)的基本原理、系統(tǒng)總體結(jié)構(gòu)、FPGA 模塊劃分, 以及指
2009-07-22 15:17:270 本文介紹了數(shù)字下變頻的組成結(jié)構(gòu)，并通過一個(gè)具體的實(shí)例，給出了FPGA 實(shí)現(xiàn)的具體過程。
2009-11-30 14:11:5234 數(shù)字濾波器在FPGA中的實(shí)現(xiàn)
2010-02-09 10:21:2776 介紹了一種基于新型FPGA的高速數(shù)字下變頻的實(shí)現(xiàn)方法，它充分利用數(shù)字下變頻的優(yōu)化算法以及FPGA領(lǐng)域的新技術(shù)，去除由于數(shù)據(jù)速率過高而造成的各種瓶頸，極大地減少了計(jì)算量和FPG
2010-07-02 16:49:2421 介紹了某直接序列擴(kuò)頻、QPSK調(diào)制系統(tǒng)接收通道中四相Costas載波跟蹤環(huán)的原理及其基于DSP＋FPGA的實(shí)現(xiàn)。著重論述了跟蹤環(huán)的鑒相特性和環(huán)路濾波器的設(shè)計(jì)和參數(shù)計(jì)算。
2010-08-04 11:43:350 本文提出了基于FPGA技術(shù)實(shí)現(xiàn)數(shù)字復(fù)接系統(tǒng)的設(shè)計(jì)方案，并介紹了有代表性的較簡(jiǎn)單的四路同步復(fù)接器系統(tǒng)總體設(shè)計(jì)。硬件電路調(diào)試證明，該方案是行之有效的。
2010-08-06 16:33:1630 提出了模糊CMAC網(wǎng)絡(luò)的一種基于FPGA的硬件實(shí)現(xiàn)方法。首先，分析了模糊CMAC網(wǎng)絡(luò)的結(jié)構(gòu)與算法，并以MATLAB仿真為依據(jù)，得到模糊CMAC網(wǎng)絡(luò)的FPGA實(shí)現(xiàn)所需的參數(shù)；在此基礎(chǔ)上，對(duì)模糊CMAC
2010-08-09 14:55:0319 提出一種基于DCT域的數(shù)字水印算法，并用FPGA硬件實(shí)現(xiàn)其中關(guān)鍵部分DCT變換。采用VHDL語(yǔ)言有效設(shè)計(jì)和實(shí)現(xiàn)DCT變換，分析與仿真結(jié)果表明：與軟件實(shí)現(xiàn)相比，用FPGA實(shí)現(xiàn)水印算法具有高
2010-12-28 10:22:1420 基于DSP的高階COSTAS鎖相環(huán)的設(shè)計(jì)
COSTAS環(huán)是一種閉環(huán)自適應(yīng)系統(tǒng)，用于提取相干載波。本文主要介紹了一種用于載波同步的高階COSTAS環(huán)路，用于完成MPSK的相干解調(diào)中的載
2009-05-25 18:15:361253 
基于FPGA和CPLD數(shù)字邏輯實(shí)現(xiàn)ADC技術(shù)
數(shù)字系統(tǒng)的設(shè)計(jì)人員擅長(zhǎng)在其印制電路板上用FPGA和CPLD將各種處理器、存儲(chǔ)器和標(biāo)準(zhǔn)的功能元件粘合在一起來實(shí)現(xiàn)
2010-05-25 09:39:101309 
提出了二維模糊CMAC網(wǎng)絡(luò)的一種基于FPGA的硬件實(shí)現(xiàn)方法。首先，分析了模糊CMAC網(wǎng)絡(luò)的結(jié)構(gòu)與算法，并以Matlab仿真為依據(jù)，得到模糊CMAC網(wǎng)絡(luò)的FPGA實(shí)現(xiàn)所需的參數(shù)；在此基礎(chǔ)上，對(duì)模糊CMAC網(wǎng)絡(luò)進(jìn)行硬件模塊劃分，基于VHDL實(shí)現(xiàn)了各硬件模塊的功能描述，并對(duì)模塊
2011-03-15 17:19:5629 System Generator 工具由 MathWorks 與 Xilinx 合作開發(fā)而成，DSP 設(shè)計(jì)人員可使用 MATLAB 和Simulink 工具在 FPGA 內(nèi)進(jìn)行開發(fā)和仿真來完善 DSP 設(shè)計(jì)。 該工具為系統(tǒng)級(jí) DSP 設(shè)計(jì)與 FPGA 硬件實(shí)現(xiàn)的融合起
2011-05-11 18:36:23224 本文提出基于FPGA的數(shù)字收發(fā)機(jī)信號(hào)處理研究與實(shí)現(xiàn)
2011-11-01 18:20:4250 本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語(yǔ)言、fpga設(shè)計(jì)中常用軟件簡(jiǎn)介、用fpga實(shí)現(xiàn)數(shù)字信號(hào)處理的數(shù)據(jù)規(guī)劃、多種結(jié)構(gòu)類型的fir數(shù)字濾波器的fpga實(shí)現(xiàn)、不同結(jié)構(gòu)
2011-11-04 15:50:120 在Quartus Ⅱ開發(fā)環(huán)境下,用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)了一個(gè)可以在FPGA芯片上實(shí)現(xiàn)的數(shù)字時(shí)鐘. 通過將設(shè)計(jì)代碼下載到FPGA的開發(fā)平臺(tái)Altera DE2開發(fā)板上進(jìn)行了功能驗(yàn)證. 由于數(shù)字時(shí)鐘的通用
2011-11-29 16:51:43178 為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的
2012-06-26 15:48:3627 基于FPGA的數(shù)字鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)技術(shù)論文
2015-10-30 10:38:359 本書比較全面地闡述了fpga在數(shù)字信號(hào)處理中的應(yīng)用問題。本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語(yǔ)言、fpga設(shè)計(jì)中常用軟件簡(jiǎn)介、用fpga實(shí)現(xiàn)數(shù)字信號(hào)處理的數(shù)據(jù)規(guī)劃、多種
2015-12-23 11:07:4644 數(shù)字圖像邊緣檢測(cè)的FPGA實(shí)現(xiàn)......
2016-01-04 15:31:5518 Xilinx FPGA工程例子源碼：用FPGA實(shí)現(xiàn)數(shù)字鎖相環(huán)
2016-06-07 15:07:4537 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)
2016-12-14 22:08:2532 基于FPGA技術(shù)的數(shù)字相關(guān)器的設(shè)計(jì)與實(shí)現(xiàn)
2016-12-16 22:23:0014 基于FPGA的全數(shù)字FQPSK調(diào)制器實(shí)現(xiàn)_楊峰
2017-03-19 11:38:262 結(jié)構(gòu)，用于完成8PSK的載波同步，并詳細(xì)討論了采取數(shù)字信號(hào)處理器（DSP）編程實(shí)現(xiàn)COSTAS環(huán)路的一些問題。 關(guān)鍵詞：COSTAS環(huán)， DSP， MPSK， 載波同步 1. 引言 MPSK調(diào)制是應(yīng)用最為廣泛的數(shù)字調(diào)制方式之一。按照信號(hào)檢測(cè)理論，對(duì)MPSK調(diào)制信號(hào)的平均誤碼率最小的最佳接收方
2017-10-30 15:41:491 階段。針對(duì)GPS信號(hào)的BPSK調(diào)制和強(qiáng)度微弱等特點(diǎn)，模擬GPS 接收機(jī)基帶數(shù)字信號(hào)處理過程，首先介紹了科斯塔斯（Costas）接收機(jī)的工作原理，分析研究了基于FPGA的軟件無線電載波同步技術(shù)的實(shí)現(xiàn)方法，并采用Costas 環(huán)實(shí)現(xiàn)了載波同步，性能測(cè)試驗(yàn)證了設(shè)計(jì)的正確性和可行性。
2017-11-17 12:01:015752 
大家都知道軟件設(shè)計(jì)使用軟件編程語(yǔ)言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語(yǔ)言，例如VHDL和Verilog HDL。說的直白點(diǎn)，FPGA的設(shè)計(jì)就是邏輯電路的實(shí)現(xiàn)，就是把我們
2019-12-05 07:10:002977 
本文檔的主要內(nèi)容詳細(xì)介紹的是怎么樣才能使用FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)內(nèi)容包括了：FPGA簡(jiǎn)介，為什么采用FPGA，開發(fā)平臺(tái)和設(shè)計(jì)工具，HDL(硬件描述語(yǔ)言)，FPGA的設(shè)計(jì)原則，系統(tǒng)設(shè)計(jì)開發(fā)流程。
2020-08-11 15:29:009 的鎖定、編譯適配下載到FPGA芯片，實(shí)現(xiàn)所設(shè)計(jì)的帶寬自適應(yīng)全數(shù)字鎖相環(huán)，并完成硬件測(cè)試。在硬件測(cè)試中需要用到信號(hào)發(fā)生器和示波器，信號(hào)發(fā)生器用來產(chǎn)生鎖相環(huán)的輸入測(cè)試信號(hào)，示波器用來觀測(cè)鎖相環(huán)的輸入／輸出波形。圖7為輸入信號(hào)Phi_ref取不同頻率時(shí)的實(shí)測(cè)波形。
2020-08-21 10:55:002158 
在電子設(shè)計(jì)中，由于現(xiàn)場(chǎng)可編程門陣y~J（FPGA）的高邏輯密度和高可靠性以及用戶可編程性，受到了廣大硬件工程師的青睞。用FPGA來實(shí)現(xiàn)某些專用電路，可使整個(gè)設(shè)計(jì)更加緊湊、更小巧、靈活、穩(wěn)定、可靠
2021-01-15 15:27:009 ITU-656標(biāo)準(zhǔn)數(shù)字視頻格式，用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)整個(gè)消像旋算法的FPGA設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，旋轉(zhuǎn)角度在0°～360°之間，能實(shí)時(shí)消除探測(cè)器轉(zhuǎn)動(dòng)引起的圖像旋轉(zhuǎn)，旋轉(zhuǎn)后圖像清晰穩(wěn)定。因而基于FPGA和DSP實(shí)現(xiàn)實(shí)時(shí)圖像消旋（旋轉(zhuǎn)）的方法具有很大的實(shí)際應(yīng)用
2021-02-04 16:46:0010 該文在闡述了灰度圖像順序形態(tài)變換的基礎(chǔ)上，介紹了順序形態(tài)變換硬件實(shí)現(xiàn)的圖像處理系統(tǒng)．該系統(tǒng)采用DSP+FPGA的框架結(jié)構(gòu)，利用FPGA的可重構(gòu)特性將其中一片FPGA作為協(xié)處理器可以實(shí)現(xiàn)不同的圖像處理
2021-04-01 11:21:468 基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)說明。
2021-04-28 11:24:2325 EDA技術(shù)使得電子線路的設(shè)計(jì)人員能在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、時(shí)序測(cè)試直至印刷電路板的自動(dòng)設(shè)計(jì)。本文介紹了以 VHDL 語(yǔ)言和硬件電路為表達(dá)方式，以 Quartus II 軟件為設(shè)計(jì)工具，最終通過 FPGA 器件實(shí)現(xiàn)數(shù)字時(shí)鐘的設(shè)計(jì)過程。
2021-05-25 16:28:1035 基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)方法說明。
2021-06-01 09:35:1637 基于FPGA的DDC(數(shù)字下變頻)設(shè)計(jì)與實(shí)現(xiàn)(電源技術(shù)審稿費(fèi)多少)-該文檔為基于FPGA的DDC(數(shù)字下變頻)設(shè)計(jì)與實(shí)現(xiàn)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
2021-09-15 12:04:2228 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn).第3版英文
2021-10-18 10:55:320 電子發(fā)燒友網(wǎng)站提供《在FPGA上構(gòu)建EVM硬件的實(shí)現(xiàn).zip》資料免費(fèi)下載
2023-06-26 11:50:490 電子發(fā)燒友網(wǎng)站提供《基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn).pdf》資料免費(fèi)下載
2023-10-23 10:21:250 FPGA（現(xiàn)場(chǎng)可編程門陣列）屬于硬件設(shè)備，而不是軟件。它是一種可編程的硬件設(shè)備，由大量的邏輯單元、存儲(chǔ)單元和互連資源組成，能夠實(shí)現(xiàn)復(fù)雜的數(shù)字電路和系統(tǒng)設(shè)計(jì)。
2024-03-14 17:08:59124
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，積分清零器輸出與輸入位數(shù)之差B=28-16=12，D為清零率等于Dr，系統(tǒng)時(shí)鐘為48.96 MHz，DDS相位累加器字長(zhǎng)N=32位，調(diào)整間隔取T等于一個(gè)符號(hào)周期為1／16K，可得環(huán)路增益K、濾波器固有頻率ωn、濾波器參數(shù)C1和C2，詳細(xì)推導(dǎo)見文獻(xiàn)［1］。
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