什么是CPLD？基于CPLD的QWERTY 鍵盤設(shè)計

一種集成電路，屬于PLD，電路規(guī)模較大。

CPLD是指結(jié)構(gòu)比較復(fù)雜的可編程邏輯器件，它包括下述輸出宏單元結(jié)構(gòu)：

可編程I/O 允許用戶對這些引腳編程，作為輸入或輸出。

寄存器輸出和反饋 可用于實現(xiàn)計數(shù)器和移位寄存器等。

異或門輸出結(jié)構(gòu)，可用于一般用戶多功能計數(shù)，能十分有效地建立大的計數(shù)器。

AMD公司最先生產(chǎn)帶有宏單元的可編程邏輯器件PAL22V10。目前PAL22V10已成為劃分PLD的界限?？删幊踢壿嬈骷拈T數(shù)大于PAL22V10所包含則門數(shù)，就被認為是復(fù)雜可編程邏輯器件，即CPLD。

可以認為CPLD基本上是原來的可編程邏輯器件的擴展。它常常由可編程邏輯的功能塊圍繞一個位于中心、時延固定可編程互連矩陣構(gòu)成。由于用固定長度的金屬線實現(xiàn)邏輯單元之間的互連，而可編程邏輯單元又是類似PAL的與陣列，使得CPLD與FPGA相比較很容易計算輸人到輸出的傳輸延遲，顯然也會有一些靈活性的限制。但是，CPLD的設(shè)計比FPGA簡單。

雖然CPLD的結(jié)構(gòu)一般都很相似，而且一般認為CPLD都有100％的布通率，但是由于可編得互連矩陣的結(jié)構(gòu)不同，實際上也會有差別。

CPLD 是 Complex PLD 的簡稱，顧名思義，其是一種較 PLD 為復(fù)雜的邏輯元件。

CPLD 是一種整合性較高的邏輯元件。由于具有高整合性的特點，故其有性能提升，可靠度增加， PCB 面積減少及成本下降等優(yōu)點。 CPLD 元件，基本上是由許多個邏輯方塊（ Logic Blocks ）所組合而成的。而各個邏輯方塊均相似于一個簡單的 PLD 元件（如 22V10 ）。邏輯方塊間的相互關(guān)系則由可變成的連線架構(gòu)，將整個邏輯電路合成而成。

常見的 CPLD 元件有 Altera 公司的 Max5000 及 Max7000 系列。 Cypress 的 Max340 及 Flash370 系列等，一般來說 CPLD 元件的gate count約在 1000~7000 Gate 之

隨著手機及其他便攜手持裝置的功能不斷增加，設(shè)計的取舍平衡亦日趨精細。文本信息與網(wǎng)絡(luò)瀏覽等流行功能都要求更多的數(shù)據(jù)輸入，而這對于傳統(tǒng)的雙音多頻 （DTMF） （0-9， #， *） 鍵盤會比較困難。使用這種鍵盤要求多端數(shù)據(jù)輸入，輸入效率低而且容易出錯。

圖 1 – QWERTY 鍵盤（摩托羅拉 A630）

使文本輸入更為方便的一個方法是使用 QWERTY 鍵盤（見圖 1）。這種鍵盤采用 40 個或更多按鍵，而 DTMF 手機通常采用 12 個。當(dāng)然，多出的按鍵會使手機體積變大，用到的電子組件也更多。

然而，文本信息用戶可能樂意以體積換取 QWERTY 鍵盤，因為文本輸入大為簡便了，而且兩個大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近，有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤的手機。

數(shù)據(jù)輸入鍵盤可以用多種方法來設(shè)計，并無一定之規(guī)。為傳統(tǒng) DTMF 鍵盤添加更多按鍵對設(shè)計人員提出了挑戰(zhàn)，本文即討論應(yīng)對這挑戰(zhàn)的一種可能解決方案。

QWERTY 構(gòu)建模塊

我們的解決方案使用 Xilinx? CoolRunner?-II CPLD；低功耗、小包裝及低成本的特點使其成為此應(yīng)用的理想選擇。

將 DTMF 轉(zhuǎn)化為 QWERTY 鍵盤需要更多按鍵，從而需要更多通用 I/O （GPIO）。例如，DTMF 鍵盤可能只有四行三列，而 QWERTY 鍵盤可能有多至八行八列。不過，鍵盤的大小可根據(jù)終端系統(tǒng)的需求而定。

圖 2 – 連接到處理器的簡單 4 x 4 鍵盤需要 8 個 GPIO

通常，將處理器或 DSP 用作連接鍵盤行和列的界面（見圖 2）。處理器對行進行掃描，對列進行監(jiān)控，以檢測邏輯變化。當(dāng)變化發(fā)生，即表示用戶按下了一個按鍵。知道被掃描的是哪一行，以及哪一列的狀態(tài)發(fā)生了變化，處理器即可推斷出按下的是哪個按鍵。

擴展 I/O

設(shè)計需要更多 I/O 的鍵盤時（QWERTY 鍵盤即為一例），可能會發(fā)現(xiàn)現(xiàn)有處理器沒有足夠的 GPIO。一種可能的解決方法是，把一個 CPLD 用作 I/O 擴展器，從而減少對處理器 I/O 數(shù)量的要求。

圖 3 在處理器與鍵盤之間使用了一個 CPLD，其一側(cè)連接鍵盤的行/列，另一側(cè)連接處理器的可用 GPIO。此例中，使用一個 CPLD 后，一個 8 x 8 的鍵盤所需要的處理器 GPIO 端口的數(shù)目與 4 x 4 的鍵盤相同（實際上還少一個）。如果不使用 CPLD，處理器會需要 16 個 GPIO 端口，而不是 7 個。

掃描與編碼

除了減少處理器對 GPIO 的數(shù)量要求外，CPLD 還可以承擔(dān)處理器的某些功能，如：對行進行掃描并對列進行監(jiān)控以檢測狀態(tài)變化。當(dāng)用戶按鍵時，CPLD 會停止掃描，并立即生成一個編碼字，然后發(fā)送給處理器，告訴處理器哪個鍵按下了。因為使用了編碼字來告知處理器按下了哪個按鍵，對處理器的 I/O 需求得以減輕。

圖 3 – 使用 CoolRunner-II CPLD 擴展 GPIO

在圖 3 所示例子中，用 6 個位來代表編碼字。6 個位提供 26（即 64）個不同的值，每個值代表一個按鍵。然而，還必須有一個值代表無按鍵被按時的狀態(tài)。因此，在此例中，在不添加又一個 GPIO 的情況下，實際上只有 63 個按鍵可被代表。

處理器無需掃描鍵盤，因為這一操作現(xiàn)由 CPLD 執(zhí)行；不過，處理器仍需監(jiān)控其 GPIO 上的變化 – 它只是不再需要推斷哪個按鍵被按，因為該信息編碼到一個六位字中了。

還需要用到的是開關(guān)抖動，這可以安排在 CPLD 中或處理器中，取決于哪個裝置有可用資源。在處理器中進行這一操作，可將 CPLD 的大小和成本降到最小。

簡要總結(jié)此設(shè)計示例：CPLD 對鍵盤進行掃描，檢測被按下的按鍵，然后提供一個編碼字供處理器讀取并解析。這一功能不僅使處理器不必再承擔(dān)掃描任務(wù)，還擴展了 GPIO 的功能。

此設(shè)計非常適合于 CoolRunner-II 32 宏單元裝置（利用率大約為 75%），留下 25% 空間作他用。此外，此設(shè)計還采用了其他一些方法來減少功耗并利用 CoolRunner-II 的節(jié)能功能。

CPLD 設(shè)計詳述

要掃描鍵盤的行，桶式移位寄存器除一位預(yù)置為零外，其他所有位均預(yù)置為 1。移位寄存器的每一位驅(qū)動 CPLD 上的一個輸出引腳，后者與鍵盤的行相連。當(dāng)移位寄存器開始計時時，零位通過桶式移位器移位，將行逐行置低，以對其進行掃描。鍵盤的列輸入到 CPLD，每個輸入都通過一個內(nèi)部上拉電阻上拉。

當(dāng)沒有按鍵被按時，CPLD 的所有列輸入都被動上拉至邏輯高位。對所有的列輸入一起進行“與”操作，這時輸出端的邏輯 1 表示沒有按鍵被按。

“與”操作的輸出用于啟動移位寄存器。當(dāng)按鍵被按下時，列與行取得連接，按下的鍵所在的列被與該按鍵相關(guān)的行置低?！芭c”操作的輸出將變?yōu)榱悖瑥亩诎存I被按下時中止移位寄存器。

圖 4 – 模塊圖

此時，移位寄存器將按下的鍵所在的行置低，而該鍵所在的列亦處于低位。為了使這些信息相關(guān)聯(lián)，使用了兩個編碼器：一個用于行位（移位寄存器的輸出），另一個用于列輸入。兩個編碼器的輸出組合起來，就構(gòu)成發(fā)送給處理器的編碼字。圖 4 為這一操作的模塊圖。

結(jié)束語

使用 Xilinx CoolRunner-II CPLD，獲得的是靈動的設(shè)計與低功耗。除了 I/O 擴展之外，CPLD 還可以加入其他“粘合”功能，如：電壓轉(zhuǎn)換、I/O 標準轉(zhuǎn)換與輸入滯后。

由于 CPLD 為可編程，您可以將同一裝置用于不同的鍵盤和產(chǎn)品，而收高產(chǎn)量低成本之效?？稍倬幊痰奶攸c輔之以簡便易用的設(shè)計工具，使您可以對設(shè)計進行晚期更改，降低風(fēng)險。