基于FPGA和嵌入式以太網(wǎng)W5500的TCP/IP協(xié)議棧實(shí)現(xiàn)設(shè)計(jì)

1 背景知識(shí)

隨著網(wǎng)絡(luò)技術(shù)的發(fā)展，網(wǎng)絡(luò)帶寬不斷增大，系統(tǒng)處理網(wǎng)絡(luò)協(xié)議開(kāi)銷(xiāo)越來(lái)越大。以太網(wǎng)具有易于集成、低成本以及傳輸距離遠(yuǎn)等特點(diǎn)，越來(lái)越多的通信設(shè)備需要接入到以太網(wǎng)擴(kuò)展網(wǎng)絡(luò)功能以實(shí)現(xiàn)遠(yuǎn)程控制和更加高效的數(shù)據(jù)傳輸，基于TCP/IP協(xié)議的應(yīng)用越來(lái)越多。FPGA等可編程邏輯器件的快速發(fā)展使得以太網(wǎng)協(xié)議傳輸越來(lái)越快，隨著新技術(shù)的不斷發(fā)展，實(shí)現(xiàn)TCP/IP協(xié)議棧技術(shù)水平越來(lái)越高，基于FPGA控制嵌入式以太網(wǎng)協(xié)議處理應(yīng)用越來(lái)越普遍。

W5500是一款多功能的全硬件以太網(wǎng)接口芯片，內(nèi)部集成有10/100M以太網(wǎng)控制器，嵌入了TCP卸載引擎（TCP Offload Engine：TOE），且集成有32K發(fā)送緩存區(qū)和接收緩存區(qū)存儲(chǔ)用于數(shù)據(jù)傳輸。無(wú)需考慮協(xié)議內(nèi)部各層關(guān)系，不涉及操作系統(tǒng)，只需要正確配置就可以實(shí)現(xiàn)網(wǎng)絡(luò)連接，接口電路簡(jiǎn)單、編程靈活方便。

本設(shè)計(jì)從成本控制和實(shí)現(xiàn)周期來(lái)考慮，采用了以W5500芯片作為T(mén)CP/IP協(xié)議棧進(jìn)行傳輸系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)。

2 系統(tǒng)設(shè)計(jì)

2.1 TOE技術(shù)

采用TOE技術(shù)，即以太網(wǎng)卸載引擎技術(shù)，其實(shí)現(xiàn)方式是將TCP協(xié)議數(shù)據(jù)包從主機(jī)CPU轉(zhuǎn)移到包含TOE功能的網(wǎng)卡，讓TOE網(wǎng)卡處理TCP協(xié)議數(shù)據(jù)量，從而提高服務(wù)器性能。TOE方式不需進(jìn)行軟件協(xié)議棧移植，開(kāi)發(fā)周期縮短，CPU負(fù)擔(dān)降低，穩(wěn)定性能提高。其處理方式框圖如下圖1所示。

圖 1 TOE方式進(jìn)行TCP/IP協(xié)議棧處理

2.2 W5500以太網(wǎng)控制器

W5500芯片主要通過(guò)Socket編程進(jìn)行協(xié)議通信，共有8個(gè)可供使用，采用SPI傳輸協(xié)議進(jìn)行各個(gè)寄存器的參數(shù)配置，最高數(shù)據(jù)傳輸速率可達(dá)80MHz。W5500的內(nèi)部功能框圖，如下圖2所示。

圖 2 W5500的內(nèi)部功能方框圖

2.3 系統(tǒng)程序設(shè)計(jì)

本設(shè)計(jì)中FPGA選用Xilinx公司的Spartan6系列的XC6SLX150-2FG484C芯片。這款高性能核心板，具有高速，高帶寬，高容量等特點(diǎn)。該核心板硬件實(shí)物圖如下圖3所示。

圖 3 核心板硬件實(shí)物圖

通過(guò)設(shè)計(jì)FPGA程序控制W5500作為服務(wù)器模式，等待上位機(jī)連接，經(jīng)三次連接握手成功后，便可進(jìn)行TCP/IP協(xié)議的數(shù)據(jù)傳輸。TCP協(xié)議通信狀態(tài)機(jī)如圖4所示。

圖 4 TCP狀態(tài)機(jī)的FPGA實(shí)現(xiàn)

采用模塊化、自頂向下的方式進(jìn)行FPGA程序設(shè)計(jì)，即頂層Top模塊作為總控部分，下一層分為時(shí)鐘生成、數(shù)據(jù)控制和W5500控制三大模塊，即如下圖5所示的Verilog程序工程結(jié)構(gòu)圖。其中，數(shù)據(jù)控制模塊主要處理、緩存與W5500模塊的接收和發(fā)送的數(shù)據(jù)；W5500控制模塊采用SPI方式實(shí)現(xiàn)FPGA對(duì)W5500芯片寄存器的控制。

圖 5 W5500的程序設(shè)計(jì)結(jié)構(gòu)圖

對(duì)設(shè)計(jì)的Verilog程序進(jìn)行仿真測(cè)試，得到如下圖6所示的結(jié)果?？梢?jiàn)，通過(guò)W5500模塊的數(shù)據(jù)接收和發(fā)送功能均實(shí)現(xiàn)。

圖 6 W5500模塊功能仿真驗(yàn)證圖

得到的頂層綜RTL原理圖如下圖7所示。

圖 7 W5500模塊頂層綜合RTL圖

2.4 系統(tǒng)測(cè)試

本系統(tǒng)的設(shè)計(jì)，將下位機(jī)（FPGA和W5500）作為服務(wù)器，上位機(jī)采用測(cè)試軟件“TCP&UDP測(cè)試工具”作為客戶(hù)端。

將程序配置到FPGA中，首先開(kāi)啟下位機(jī)的服務(wù)器模式，等待客戶(hù)端的連接。然后打來(lái)測(cè)試軟件，設(shè)置好要連接的IP地址（即服務(wù)器IP）和端口號(hào)，建立客戶(hù)端并連接。連接成功后，便開(kāi)始TCP/IP協(xié)議傳輸測(cè)試，通過(guò)發(fā)送對(duì)應(yīng)的命令數(shù)據(jù)，服務(wù)器接收到命令后，進(jìn)行數(shù)據(jù)解析處理和控制，并將結(jié)果數(shù)據(jù)發(fā)送回客服端（PC端）。

在程序設(shè)計(jì)過(guò)程中，使用開(kāi)發(fā)軟件ISE中的ChipScope功能，可以清晰地觀測(cè)各個(gè)信號(hào)的變化情況，以測(cè)試程序設(shè)計(jì)的正確性，及便于找出問(wèn)題。設(shè)計(jì)完成的ChipScope在線抓數(shù)據(jù)結(jié)果如下圖8所示，可實(shí)時(shí)觀測(cè)數(shù)據(jù)與命令的關(guān)系和變化情況。

圖 8 W5500數(shù)據(jù)抓取綜合測(cè)試結(jié)果

得到對(duì)應(yīng)的實(shí)測(cè)結(jié)果如下圖9所示，驗(yàn)證了以TCP/IP協(xié)議方式的數(shù)據(jù)發(fā)送和接收功能的實(shí)現(xiàn)。

圖 9 W5500功能實(shí)測(cè)結(jié)果圖

3 結(jié)語(yǔ)

本系統(tǒng)實(shí)現(xiàn)了基于FPGA的，采用嵌入式以太網(wǎng)W5500芯片以硬件形式實(shí)現(xiàn)的TCP/IP協(xié)議棧，提高了CPU的處理效率，并且使得通信速率在很大程度上得到了提高，為以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)提供了一種有效的方式。