DSP設(shè)計(jì)面臨的終極挑戰(zhàn)

多年來(lái)，數(shù)字信號(hào)處理器 （DSP） 設(shè)計(jì)人員一直在應(yīng)付這樣一項(xiàng)艱難的工作：提供占用空間小的高性能芯片，而且要不影響靈活性和軟件的可編程能力。
　　由于新的應(yīng)用程序發(fā)展速度驚人，提供的 DSP 必須在功率、性能和使用壽命上跟上這種速度，應(yīng)對(duì)當(dāng)前面臨的挑戰(zhàn)，并準(zhǔn)備好應(yīng)對(duì)未來(lái)的應(yīng)用。這些高性能多核心 DSP被越來(lái)越多地應(yīng)用在電信接入、改進(jìn)數(shù)據(jù)率GSM服務(wù)（EDGE）和基礎(chǔ)設(shè)施設(shè)備領(lǐng)域，用來(lái)處理語(yǔ)音、視頻和無(wú)線(xiàn)電信號(hào)。
　　以前，電信設(shè)備制造商使用專(zhuān)用的 ASIC 或 DSP-ASIC 組合來(lái)達(dá)到自己的目標(biāo)。現(xiàn)在，這些新的 DSP 可以替代那些繁瑣的解決方案；如果足夠強(qiáng)大，它們還可以實(shí)現(xiàn)以前的解決方案所無(wú)法實(shí)現(xiàn)的靈活性。對(duì)于那些必須在網(wǎng)絡(luò)部署中持續(xù)使用多年的接入和基礎(chǔ)設(shè)施設(shè)備，而言， 這些靈活的解決方案是大有裨益的。假如這些類(lèi)型的設(shè)備和應(yīng)用程序的使用壽命得到延長(zhǎng)，那么，成功的關(guān)鍵就是靈活性、適應(yīng)性和現(xiàn)場(chǎng)可編程性。
　　在目前的技術(shù)條件下，ASIC 在靈活性或現(xiàn)場(chǎng)可編程性方面不如 DSP，但 DSP 的能耗較大，這讓芯片設(shè)計(jì)人員左右為難。不過(guò)，還是有希望：新一代的多核心 DSP 可以同時(shí)做到高性能和高能效。做到這點(diǎn)的技術(shù)是存在的，但必須先解決“功率耗散”（功率極限）問(wèn)題。
　　功率極限
　　目前，芯片功率耗散的源頭有兩個(gè)：以泄漏形式出現(xiàn)的靜態(tài)現(xiàn)象；以開(kāi)關(guān)運(yùn)算形式出現(xiàn)的動(dòng)態(tài)現(xiàn)象。在采用 90 納米和以下工藝的 CMOS 技術(shù)中，這種功率耗散現(xiàn)象最為明顯。但是，新一代的 DSP 設(shè)計(jì)不僅能減輕和避開(kāi)這種功率極限，而且實(shí)際上可以提高基礎(chǔ)設(shè)施、接入和 EDGE 設(shè)備的處理能力，同時(shí)限制功率消耗和熱量耗散。
　　部分特定CMOS 技術(shù)下的能耗界定的關(guān)鍵度量指標(biāo)：
　　? 電源電壓
　　? 門(mén)開(kāi)關(guān)速度
　　? 門(mén)輸入電容
　　? 門(mén)功耗
　　? 每個(gè) MAC 運(yùn)算消耗的能源
　　研究表明，同等功能（如 MAC 單元）的功率密度（即單位面積的功率）在 0.13 微米（含）以上的芯片中相當(dāng)穩(wěn)定。但是，到達(dá) 90 納米時(shí)，這個(gè)指標(biāo)會(huì)突然升高。
　　
　　
　　在采用 0.13 微米技術(shù)以前，DSP 設(shè)計(jì)能夠在提高性能的同時(shí)降低功率，從而可以在單個(gè)芯片中植入更多的電路。這主要是通過(guò)減小尺寸并降低電壓實(shí)現(xiàn)的。采用了 90 納米技術(shù)后，所有這一切就都行不通了。
　　現(xiàn)在面臨的是以性能換功能的問(wèn)題，這是設(shè)備制造商所不愿遇到的情況：在一個(gè)芯片中植入更多電路但降低性能，或者減少電路數(shù)以減少功能。
　　由于“功率極限”的情形繼續(xù)存在，設(shè)計(jì)人員一直在通過(guò)增加功耗來(lái)獲得性能和功能方面的優(yōu)勢(shì)。但是，這會(huì)帶來(lái)一種新的風(fēng)險(xiǎn)：達(dá)到熱量耗散的極限。所產(chǎn)生的問(wèn)題可能已經(jīng)在當(dāng)前市場(chǎng)上最新一代的通用多核心 DSP 中出現(xiàn)。
　　零-和博弈：靜態(tài)能效
　　因?yàn)樾阅苁腔A(chǔ)設(shè)施、接入和 EDGE 應(yīng)用的主要目標(biāo)，因此設(shè)計(jì)人員一般并不關(guān)心零待機(jī)功率問(wèn)題。因此，通常采用通用硅工藝來(lái)優(yōu)化性能，而不會(huì)選擇低泄漏的硅。選擇低泄漏的硅可以降低待機(jī)功率，但也會(huì)降低速度和性能。
　　這就要求有選擇地使用晶體管。
　　在使用電池的設(shè)備中，高電壓閾值 （HVT） 可能是最佳的；但在基礎(chǔ)設(shè)施應(yīng)用中，首選的是標(biāo)準(zhǔn)電壓閾值 （SVT） 技術(shù)。
　　例如，假如某個(gè)設(shè)計(jì)使用 HVT 邏輯運(yùn)算，并且電源電壓為 1.2V，則將連續(xù)產(chǎn)生 20mW 的泄漏功率。如果以最大容量運(yùn)算，則將消耗 1W 的動(dòng)態(tài)功率。
　　使用 SVT 邏輯運(yùn)算的相同設(shè)計(jì)在電源電壓為 1.0V 時(shí)可以實(shí)現(xiàn)幾乎相同性能，產(chǎn)生的泄漏功率多出 4 倍 （100mW），但動(dòng)態(tài)消耗的功率只有 694mW （1.02 /1.22 = 0.694）。
　　因此，泄漏較高的 SVT 設(shè)計(jì)消耗的總功率只有 790mW，而相比之下，HVT 設(shè)計(jì)的消耗總功率為 1.02W。前者比后者節(jié)能 23%。