資料介紹
我的開發(fā)環(huán)境:quartus13.1
altlvds_tx/ altlvds_rx核實(shí)際上是個并串/串并轉(zhuǎn)換器,在使用altlvds_tx/ altlvds_rx核時,一定要先在quartus ii中新建工程,編譯并分配管腳,看編譯能否通過,如果通過了再投板,否則可能要更改電路設(shè)計(jì)了。
我在電路中使用lvds接口發(fā)送數(shù)據(jù),以前的設(shè)計(jì)中使用的是DS90CR287完成數(shù)據(jù)串化,對于base模式,有4對數(shù)據(jù)和1對時鐘,共5對lvds信號。使用FPGA的true lvds transmitters發(fā)送數(shù)據(jù),需使用altera IP,在quartus中添加altlvds_tx核。
這里選擇LVDS transmitter,然后設(shè)置4個LVDS通道(channels);每個通道對應(yīng)7個解串因子,即7并1串處理。最下面的Use External PLL如果勾選上,則這個IP核內(nèi)的其他兩個配置頁面不可設(shè)置,用戶的時序頻率方面的配置主要在外部的PLL時鐘上下文章了;若不勾選上,則會使用一個PLL,如果資源夠用的話,可以不用勾選,我們接著來看后面兩個配置頁面。
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