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FPGA的一些經(jīng)典復(fù)習(xí)題免費(fèi)下載

2021-01-19 | rar | 0.05 MB | 次下載 | 免費(fèi)

資料介紹

  一、回答問(wèn)題

  1、敘述摩爾定律;

  答:不斷提高產(chǎn)品的性能價(jià)格比是微電子技術(shù)發(fā)展的動(dòng)力, 集成電路芯片的集成度每三年提高 4 倍,而加工特征尺寸縮小 2 倍,這就是摩爾定律

  2、簡(jiǎn)述門(mén)陣列與FPGA 異同;

  答: FPGA 是現(xiàn)場(chǎng)可編程門(mén)陣列。

  3、畫(huà)圖說(shuō)明FPGA 的開(kāi)發(fā)流程;

  答:系統(tǒng)規(guī)范, 模塊設(shè)計(jì)(系統(tǒng)設(shè)計(jì)規(guī)范) ,設(shè)計(jì)輸入(HDL 語(yǔ)言描述IP 核),功能仿真(輸入設(shè)計(jì)文件.v。vhd),綜合(時(shí)序、面積、功耗約束,工藝庫(kù)) ,布局布線( I/O 指派,布局布線約束),時(shí)序驗(yàn)證(反標(biāo)注文件.sdf),配置下載

  4、解釋在FPGA 設(shè)計(jì)過(guò)程中“庫(kù)”的作用;

  答:Verilog 設(shè)計(jì)文件中所有模塊和UDPs(用戶定義元語(yǔ))必須被編譯到一個(gè)或多個(gè)設(shè)計(jì)庫(kù)中。Modelsim 系統(tǒng)中設(shè)計(jì)中設(shè)計(jì)庫(kù)含有以下信息:可重指定執(zhí)行代碼,調(diào)整信息和從屬信息等。該庫(kù)設(shè)計(jì)分為兩類(lèi):一類(lèi)是資源庫(kù),另一類(lèi)是工作庫(kù)。資源庫(kù)是一個(gè)典型的靜態(tài)庫(kù),用于存儲(chǔ)第三方提供的已編譯好的參考設(shè)計(jì), 可用作設(shè)計(jì)源文件的一部分。用戶可以創(chuàng)建自己的資源庫(kù),也可以直接使用其他設(shè)計(jì)組或第三方(如器件廠家)提供的資源庫(kù)。

  設(shè)計(jì)庫(kù)是一個(gè)目錄或存檔文件, 用于存儲(chǔ)當(dāng)前設(shè)計(jì)單元的編譯結(jié)果, 當(dāng)更新設(shè)計(jì)并沖編譯時(shí),工作庫(kù)內(nèi)容即被修改。工作庫(kù)中設(shè)計(jì)單元的編譯結(jié)果,當(dāng)更新設(shè)計(jì)并重編譯時(shí),工作庫(kù)內(nèi)容即被修改。工作庫(kù)中的設(shè)計(jì)單元由Verilog 模塊、UDPs 和System C 模塊等組成。默認(rèn)情況下, 設(shè)計(jì)庫(kù)以目錄的結(jié)構(gòu)來(lái)存儲(chǔ), 其內(nèi)的每個(gè)設(shè)計(jì)單元存儲(chǔ)為一個(gè)子目錄, 也可以使用vlib 命令的-archive 參數(shù)創(chuàng)建存檔文件,將設(shè)計(jì)庫(kù)配置成一個(gè)存檔文件方式。

  5、FPGA 器件中專用時(shí)鐘引腳的作用是什么;與其它引腳的區(qū)別是什么;

  答:引入外部全局時(shí)鐘,其與每一個(gè)LE 或CLB 相連。

  6、為什么芯片的功耗與信號(hào)的翻轉(zhuǎn)率(高低電平轉(zhuǎn)換的次數(shù))有關(guān);

  答: 高低電平轉(zhuǎn)換的次數(shù)和電容的充放電的次數(shù)有關(guān), 在電壓一定的時(shí)候, 電容的充放電與充電電流有關(guān),而電流的大小與芯片的功耗有關(guān),所以,芯片的功耗與信號(hào)的翻轉(zhuǎn)率。

  7、什么叫綜合;

  答:綜合實(shí)際上是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)核設(shè)計(jì)的約束條件(如面積、速度、功耗和成本等),將設(shè)計(jì)描述(如HDL 文件、原理圖等)變換成滿足要求的電路設(shè)計(jì)方案,該方案必須同時(shí)滿足預(yù)期功能和約束條件。

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