DF-FPDLMS自適應(yīng)濾波器的可測性設(shè)計與測試

基于加法器的測試生成，提出了直接實現(xiàn)形式的細(xì)粒度流水線延遲最小均方自適應(yīng)濾波器的一種可測性設(shè)計的測試方案。在測試模式下，該設(shè)計通過濾波器組成模塊的分層隔離及由寄存器轉(zhuǎn)化成的掃描鏈提高了可測性；通過復(fù)用部分寄存器和加法器避免或最小化了額外的測試硬件開銷。該方法能在真速下高效地偵測到濾波器基本組成單元內(nèi)的任意固定型組合失效，且不會降低電路的原有性能。
關(guān) 鍵 詞 加法器; 可測性設(shè)計; 失效; 濾波器; 測試生成; 乘法器

文獻(xiàn)[1]提出了DF-FPDLMS自適應(yīng)濾波器，它的關(guān)鍵路徑短、速度快，將基于Xilinx Virtex的FPGA技術(shù)實現(xiàn)的8階8位濾波器用于定位敵方雷達(dá)脈沖的電子裝備測量(Electronic Support Measures，ESM)接收機(jī)，接收機(jī)的采樣率達(dá)120 MHz。在集成電路集成度的發(fā)展遵循摩爾定律的條件下，IC的可測性在降低IC生產(chǎn)成本、提高IC可靠性等方面作用日益顯著。應(yīng)用于國防ESM上的電路，片上系統(tǒng)(System-on- Chip，SoC)的可測性尤其重要。由文獻(xiàn)[1]可知，DF- FPDLMS濾波器由八個處理模塊(Processing module，PM)、一個二進(jìn)制樹加法器、一個誤差反饋環(huán)構(gòu)成，由于誤差反饋環(huán)和每個PM包含的反饋回路，以及至少包含一個加法器、二個乘法器的PM只有兩個輸入、一個輸出，其測試相當(dāng)繁瑣、困難。而且，隨著人們對濾波性能要求的日益提高，濾波器階數(shù)會不斷增加，芯片上會集成越來越多的晶體管，此時，該濾波器測試根本無法進(jìn)行。在包含該濾波器的SoC中，這種問題尤其突出。解決該問題的根本途徑之一是對該濾波器進(jìn)行可測性設(shè)計，并尋求有效的測試手段、方法。
1 可測性設(shè)計與測試策略
目前，可測性設(shè)計主要使用兩種方法：(1) 基于C-可測、M-可測；(2) 根據(jù)電路的具體情況改進(jìn)電路結(jié)構(gòu)，提高其可測試性能。方法(1)通用性強(qiáng)，有章可循，使用也比較方便[2-5]，但前提是在任意時刻電路最多只存在一個故障。若將其應(yīng)用于DF- FPDLMS濾波器，實用性會降低。而且，如有多個反饋環(huán)的存在，在DF-FPDLMS濾波器中利用它也非常困難。本文采用方法(2)進(jìn)行可測性設(shè)計。由文獻(xiàn)[1]可知，DF-FPDLMS濾波器的組成模塊有加、減、乘法器和寄存器，分布PM內(nèi)、外部分，電路具有很好的規(guī)則性，且寄存器較多。據(jù)此，本文針對8階DF-FPDLMS自適應(yīng)濾波器，給出了可測性設(shè)計方案：利用單向三態(tài)門在測試模式下，將關(guān)心的運算單元與其他部分隔開，合理地將寄存器構(gòu)成掃描鏈，為運算單元傳送測試矢量，可大幅度提高加法器等組成模塊即電路的可控性，如圖1所示。圖中，t1~t5是各運算單元的測試能使信號，高電平有效，任意時刻最多只有一個有效。