fpga設(shè)計(jì)

基于FPGA的AES256光纖加密設(shè)計(jì)案例實(shí)現(xiàn)

近年來(lái)，信息安全應(yīng)用于生活中的各個(gè)領(lǐng)域.在光通信系統(tǒng)中，往往對(duì)速率有著較高的追求。其中對(duì)光模塊，光纖通信中的傳輸算法，傳輸?shù)哪Ｊ揭约肮獠ǘ芜x取有密切關(guān)聯(lián)。

2024-05-10 標(biāo)簽：FPGA收發(fā)器FPGA設(shè)計(jì) 1561 0

使用Altera Interface Planner高效設(shè)計(jì)FPGA引腳布局

Altera Interface Planner 用于探索設(shè)備的外設(shè)架構(gòu)，并高效地分配接口。通過實(shí)時(shí)進(jìn)行擬合和合法性檢查，防止非法引腳分配。

2024-03-22 標(biāo)簽：pcbFPGA設(shè)計(jì)Altera 2262 0

FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 1083 0

請(qǐng)問create_generated_clock該怎么使用呢？

FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類：自動(dòng)生成時(shí)鐘和用戶生成時(shí)鐘。

2024-01-25 標(biāo)簽：FPGA設(shè)計(jì)PLL電路 1726 0

異步復(fù)位異步釋放會(huì)有什么問題？FPGA異步復(fù)位為什么要同步釋放呢？

一般來(lái)說，復(fù)位信號(hào)有效后會(huì)保持比較長(zhǎng)一段時(shí)間，確保 register 被復(fù)位完成。但是復(fù)位信號(hào)釋放時(shí)，因?yàn)槠浜蜁r(shí)鐘是異步的關(guān)系，我們不知道它會(huì)在什么時(shí)刻被釋放。

2024-01-24 標(biāo)簽：FPGA設(shè)計(jì)狀態(tài)機(jī)FDR 1612 0

淺析FPGA的調(diào)試-內(nèi)嵌邏輯分析儀(SignalTap)原理及實(shí)例

對(duì)于FPGA調(diào)試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環(huán)境下進(jìn)行仿真和調(diào)試，開發(fā)板類型EP4CE15F17。

2024-01-12 標(biāo)簽：FPGA設(shè)計(jì)寄存器狀態(tài)機(jī) 2168 0

跨時(shí)鐘域的解決方案

在很久之前便陸續(xù)談過亞穩(wěn)態(tài)，F(xiàn)IFO，復(fù)位的設(shè)計(jì)。本次亦安做一個(gè)簡(jiǎn)單的總結(jié)，從宏觀上給大家展示跨時(shí)鐘域的解決方案。

2024-01-08 標(biāo)簽：FPGA設(shè)計(jì)fifoCDC 806 0

怎樣減少路徑上的LUT個(gè)數(shù)使速度更快呢？

對(duì)FPGA設(shè)計(jì)而言如果想速度更快則應(yīng)當(dāng)努力減少路徑上LUT的個(gè)數(shù)，而不是邏輯級(jí)數(shù)。

2023-12-27 標(biāo)簽：FPGA設(shè)計(jì)LUT 560 0

FPGA設(shè)計(jì)技巧—多時(shí)鐘域和異步信號(hào)處理解決方案

有一個(gè)有趣的現(xiàn)象，眾多數(shù)字設(shè)計(jì)特別是與FPGA設(shè)計(jì)相關(guān)的教科書都特別強(qiáng)調(diào)整個(gè)設(shè)計(jì)最好采用唯一的時(shí)鐘域。

2023-12-22 標(biāo)簽：FPGA設(shè)計(jì)信號(hào)處理同步器 1369 0

【Soc級(jí)系統(tǒng)防御】Soc硬件木馬與電子鏈學(xué)習(xí)

隨著尖端工藝的代工成本和現(xiàn)代片上系統(tǒng)（system-on-a-chip，SoC）平臺(tái)設(shè)計(jì)復(fù)雜性的不斷提高，曾經(jīng)局限于一個(gè)國(guó)家甚至一家公司的IC供應(yīng)鏈已經(jīng)...

2023-11-20 標(biāo)簽：處理器FPGA設(shè)計(jì)場(chǎng)效應(yīng)晶體管 1283 0

如何設(shè)計(jì)一個(gè)參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計(jì)中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化，可調(diào)，通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計(jì)Verilog數(shù)據(jù)選擇器 1042 0

blue-ethernet高性能FPGA網(wǎng)絡(luò)數(shù)據(jù)包處理項(xiàng)目簡(jiǎn)介

blue-ethernet項(xiàng)目使用Bluespec SystemVerilog(BSV)硬件描述語(yǔ)言實(shí)現(xiàn)了一系列在FPGA上加速網(wǎng)絡(luò)數(shù)據(jù)包處理的硬件模塊。

2023-11-13 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)UDP協(xié)議 1127 0

FIFO為什么不能正常工作？

FIFO為什么不能正常工作？復(fù)位信號(hào)有效長(zhǎng)度不夠，接口時(shí)序不匹配，可看下面這篇文章。 本文將介紹： 非DFX工程如何確保異步FIFO自帶的set_max...

2023-11-02 標(biāo)簽：fpgaFPGA設(shè)計(jì)fifo 1148 0

如何優(yōu)化FPGA HLS設(shè)計(jì)呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計(jì)性能。

2023-10-30 標(biāo)簽：arm濾波器FPGA設(shè)計(jì) 957 0

FPGA設(shè)計(jì)是否需要學(xué)習(xí)SystemVerilog

Verilog和System Verilog是同一硬件描述語(yǔ)言（HDL）的同義名稱。

2023-10-26 標(biāo)簽：FPGA設(shè)計(jì)仿真器HDL語(yǔ)言 837 0

FPGA零基礎(chǔ)之Vivado-超聲波驅(qū)動(dòng)設(shè)計(jì)

聲音是我們?nèi)粘Ｉ钪胁豢扇鄙俚囊环N信號(hào)，在傳遞信息的同時(shí)，也在生活中的各個(gè)領(lǐng)域有較多的應(yīng)用。

2023-10-18 標(biāo)簽：驅(qū)動(dòng)器FPGA設(shè)計(jì)接收器 813 0

如何在FPGA設(shè)計(jì)環(huán)境中加入時(shí)序約束？

在給FPGA做邏輯綜合和布局布線時(shí)，需要在工具中設(shè)定時(shí)序的約束。通常，在FPGA設(shè)計(jì)工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存...

2023-10-12 標(biāo)簽：fpgaFPGA設(shè)計(jì)時(shí)鐘 1261 0

如何使用Power Design Manager(PDM)進(jìn)行功耗評(píng)估？

在基于FPGA和 SoC器件的產(chǎn)品設(shè)計(jì)過程中，從器件選擇到系統(tǒng)級(jí)電源設(shè)計(jì)、散熱設(shè)計(jì)，電源功率估算對(duì)于設(shè)計(jì)方案確定至關(guān)重要；早

2023-10-08 標(biāo)簽：電源設(shè)計(jì)FPGA設(shè)計(jì)PDM 1695 0