超低抖動時鐘合成器的設計挑戰(zhàn)

摘要：該應用筆記提出了超低抖動時鐘合成器的一種設計思路，其目標是產生2GHz時鐘時，邊沿之間的抖動< 100fs。分析和仿真結果表明，要達到這一抖動指標，設計難度遠遠高于預期。關于元器件變量和折衷方案的討論為進一步的研究提供了線索。

概述

本文為高速數據轉換器提供了一個低抖動時鐘源的參考設計，目標是在時鐘頻率高達2GHz時，邊沿間抖動< 100fs。對于1GHz模擬輸出頻率，所產生的抖動信噪比SNR為：-20 × log(2 × π × f × tj) = -64dB。

設計需求

時鐘設計的最高頻率為2GHz，然而，一些VCO (壓控振蕩器)和預分頻器能夠將其擴展到更高頻率，且不同器件能夠擴展的范圍也不盡相同。這里介紹的參考設計、仿真測試和結果只針對2GHz輸出頻率。

一些高速轉換器采用時鐘信號的兩個沿作為內部定時。這就要求嚴格的50%占空比。另外，目標輸出驅動能力是10dBm/50Ω，即2VP-P差分輸出。

合成器設計基礎

圖1. 傳統鎖相環(huán)

最簡單的設計是傳統的鎖相環(huán)電路，如圖1。如上所述，要求嚴格的50%占空比。因此，VCO工作在目標時鐘的兩倍頻(4GHz)，然后通過2分頻獲得目標頻率和占空比。由于分頻器會引入抖動，所以將其置于鎖相環(huán)環(huán)路以消除噪聲。

環(huán)路濾波器提供對參考噪聲的低通濾波和VCO噪聲的高通濾波。同時，它也決定了環(huán)路建立時間。由于這是固定頻率應用，環(huán)路建立時間不存在問題；濾波器帶寬可只對噪聲進行優(yōu)化。窄帶濾波器更容易處理參考噪聲，但增加了VCO的噪聲負擔，寬帶濾波器的效果則相反。

雖然我們需要在VCO和參考時鐘兩者之間進行平衡，通過對兩者的研究表明，同時獲得兩者的最佳性能是可能的。100fs抖動的相噪指標決定了噪聲將有多低。

相噪是相對于載頻的指標，反比于頻偏(dBc/Hz)。所有相噪的集合就是相噪功率，它用來和基頻功率相比較。相噪除以基頻功率得到抖動。

例如，假設2GHz VCO在10kHz到100kHz內具有-110dBc/Hz的SSB (單邊帶)相噪，其帶寬為90kHz，結果為49.5dB。所以，總噪聲為-60.5dBc。SSB噪聲功率為：



所以，噪聲電壓有效值為：



根號里的系數2代表包括了兩個單邊帶1。

其抖動為：



式3只得出了10kHz至100kHz頻偏的抖動，為了確定整體抖動，還要考慮其余頻偏。

另一種方法是，我們從抖動倒推相噪。于是，對于2GHz時100fs的抖動：



SSB噪聲功率為：



式5結果等效于-61dBc的總噪聲功率(SSB)。如果假定相噪在1Hz到10MHz均勻分布，那么，換算成dBc/Hz，得到以下相噪模板(圖2)。


圖2. 相噪模板

毫無疑問，2GHz下抖動< 100fs是一個非常不錯的相噪值，特別是在10kHz至100kHz范圍內。從圖中可以看出，10kHz時的相噪大約為-114dBc/Hz。但很少有分離2的VCO能夠達到這一水準，當然，集成VCO也很難達到這一目標。UMC (Universal Microwave Corporation)的VCO能夠達到這一低噪級別。UMX系列產品的帶寬為500MHz至5GHz，其10kHz相噪可以達到-112dBc/Hz以下。即使UMX系列中指標最差的VCO也滿足我們的要求。


圖3. UMX-806-D16對應于相噪模板的相噪

圖3給出了4GHz VCO (UMX-806-D16)最差情況下的相噪和我們的目標相噪模板。該VCO在20kHz以下的相噪很高，但通過設計鎖相環(huán)濾波器帶寬可以抑制低頻偏VCO噪聲。假設沒有其它因素的影響，可以得到很好的10kHz以上的相噪指標。請注意，這些相噪要求來自2GHz振蕩器。然而，圖3給出的是4GHz振蕩器的曲線，它需要額外的2分頻來保證50%的占空比。假設2分頻自身不影響總相噪，將使VCO的相噪降低6dB，整個曲線平行下移6dB。

請注意，參考時鐘也會產生噪聲，但多數分布在環(huán)路濾波器帶寬以下。圖4給出了Crystek?的80MHz晶體壓控振蕩器的伯特圖和目標相噪模板。注意，鎖相環(huán)頻率增益將等倍放大參考時鐘的相噪。因此，對80MHz晶體和2GHz輸出，其增益為25。結果，Crystek曲線將上移28dB。該平移意味著參考時鐘的相噪在1kHz非常高3。然而，相噪模板假定總噪聲功率在頻偏以內均勻分布。當然，情況不一定是這樣，所以1kHz以外的恒定相噪加上1kHz以內的噪聲仍然可以滿足我們的抖動指標。


圖4. 參考時鐘的相噪

圖4的相噪分析還包括了Vectron恒溫控制振蕩器(OCXO)，具有極低相噪。注意，OCXO容易消耗更多功率(達到瓦特量級)。

合成器原理圖

圖5是前面討論的參考時鐘和VCO的完整電路原理圖。PLL采用Fujitsu? MB15E06SR，它集成了4mA電荷泵和最高3GHz的預分頻器。由于PLL需要編程，所以我們采用了一個很簡單的PIC微處理器(PIC18F2455)，內置USB接口，可以自動執(zhí)行編程任務。該設計需要用軟件編程用戶界面，同時PIC也需要編程。


清晰圖片(PDF, 93.8KB)
圖5. 時鐘合成器原理圖

分頻器采用Hittite? HMC361，它可以工作至10GHz，其相噪對性能影響不大。然而，分頻器的輸出擺幅只有0.8VP-P，即50Ω時2dBm。設計目標是10dBm輸出(2VP-P)，所以Hittite的輸出不能滿足要求，需要提升電壓。On Semiconductor?或Zarlink?都有類似產品，但它們的輸出擺幅基本和Hittite相同，甚至更差。而且，它們的噪聲指標沒有明確標出。

一個簡單的變壓器可以用來增大低速時鐘的擺幅，但高于2GHz、可以實現4:1放大的變壓器并不常見。另外，這種辦法增加了阻抗設計難度。另一種方法是采用有源放大器，可以得到很多帶寬> 10GHz的差分放大器，但還需要進一步確定器件的噪聲指標，以滿足設計要求。另一問題是放大器是否能夠置于PLL，Fujitsu數據資料建議最大預分頻輸入為2dBm (1VP-P)。

仿真結果

ADIsimPLL (由Applied Radio Labs為Analog Devices編寫)可以用來分析該電路，它包括多個UMC的VCO模型。圖6給出了由不帶分頻器的UMC 4GHz VCO和Crystek振蕩器組成的PLL相噪伯特圖。2kHz以下，參考時鐘的噪聲占主導地位；2kHz以上，鑒相器相噪占主導地位；70kHz以上，VCO噪聲占主導地位。

圖6包括了圖2的目標噪聲模板(粗黑線)。顯然，總噪聲在50kHz以下超出了模板，這將產生200fs的抖動。實際仿真存在一個問題，即如何解決鑒相器的相噪。它應該等于特定器件的噪底(-219dBc/Hz)乘以VCO/PFD頻率，即4000MHz/25MHz，或44dB，平移118dB。還需進一步的核查，但即使將PFD (鑒相器)噪聲去除，該結果仍然不可接受(167fs)。


圖6. 使用VCO的仿真結果：4GHz下的相噪

除了PFD噪聲，濾波器設置接近于10kHz時的VCO噪聲峰值。剩下的主要問題是參考時鐘噪聲，不幸的是，40kHz以上優(yōu)于模板性能不足以消除該噪聲。所以，需要采用其它類型的振蕩器來滿足相噪要求，例如：OCXO。

該設計的印刷電路板(PCB)可以適用三種或四種不同的XO引腳排列。圖7給出了采用Vectron OCXO的仿真結果。即使考慮鑒相器噪聲，最終的抖動為86.5fs。該抖動留出一定裕量給沒有考慮的分頻器噪聲(該噪聲應該沒有明顯的負面影響)和可能需要的放大器。


圖7. 使用Vectron OXCO的仿真結果：4GHz下的相噪

結論

2GHz時達到100fs的抖動指標要比我們預計的更難實現。實驗數據表明，利用一些標準的PLL電路可以達到這一目標。關鍵在于VCO和參考時鐘的選擇。實驗證明，UMX的VCO具有一流的相噪性能。剩下的兩個難題是：(1)選擇噪聲足夠低的參考時鐘；(2)選擇合適的放大器。幸運的是，我們有很多器件可供選擇，同樣的電路布局可以適用于不同型號的引腳排列。放大器的選擇比較困難，需要進一步分析以確定是否可以將其置于環(huán)路，還需考慮其噪聲的影響。



1考慮到兩個單邊帶，文中在根號的內外均包含了系數2?？偟脑肼暪β蕿镾SB噪聲功率的2倍，因此總的噪聲電壓應當等于SSB噪聲電壓。
2指的是單個元件，而不是模塊。
3在1MHz附近具有很高的相位噪聲，但是環(huán)路濾波器有助于衰減該噪聲。