在FPGA內設計的高階音頻數(shù)字均衡濾波器整體設計方案詳解

音頻均衡器作為高品質音響不可或缺的關鍵附屬調節(jié)設備，在音效調整修飾方面起著至關重要的作用。一般音頻均衡器有數(shù)字和模擬兩種實現(xiàn)方法，模擬方法用有源和無源濾波器組實現(xiàn)，受器件溫度等特性的影響，難以達到較高的可靠性和一致性，且成本較高。數(shù)字實現(xiàn)方法采用數(shù)字濾波器，具有較高的靈活性和可靠性。常用的數(shù)字濾波器有IIR和FIR兩種。IIR濾波器結構簡單，所需的存儲空間小，但其相位是非線性；FIR濾波器是線性相位濾波器，這對高品質音效處理是必要的。本文通過在FPGA內設計了1 024階FIR濾波器實現(xiàn)數(shù)字均衡濾波，通過系數(shù)的重載實現(xiàn)多種頻率響應的均衡特性。

1 總體概述

文中設計的FIR音頻均衡濾波器采用多相濾波結構，用時間換取空間，節(jié)省FPGA內部資源，以達到在固定資源下的最大階數(shù)。實現(xiàn)結構框圖如圖1所示。

圖1 數(shù)字濾波器實現(xiàn)結構框圖

輸入序列以及濾波系數(shù)分別存儲在緩存陣列中，在時鐘同步下由控制模塊通過生成相應的讀寫地址及使能信號，使其按照一定次序輸出到乘累加模塊進行運算，并輸出最終結果。系數(shù)可通過外部輸入重載，以實現(xiàn)不同的均衡特性。EP1C3系列FPGA共有13個M4K塊，每個為256 ×18位，取數(shù)據(jù)和系數(shù)的位寬為16位。為了充分利用有限資源，并考慮處理速度及音頻信號速率要求，取每個緩存子模塊的存儲深度為256，即將乘累加模塊復用256次，每256個系統(tǒng)時鐘周期運算一個采樣點數(shù)據(jù)，輸出一個濾波結果。每個緩存子模塊占用一個M4K塊，連續(xù)4個子模塊串聯(lián)，就可實現(xiàn)256 x4=1 024階的要求，再考慮系數(shù)占用的空間，總共消耗8個M4K塊。這也是在有限資源下能實現(xiàn)的最高階數(shù)。

2 各模塊實現(xiàn)

2.1 輸入序列緩存模塊

輸入序列緩沖模塊采用雙口RAM模塊實現(xiàn)，將4個級聯(lián)使用，如圖2所示。4個子塊使用相同的讀寫地址及使能信號，采樣數(shù)據(jù)從第一個子塊輸入，第一個子塊的數(shù)據(jù)輸出端與下一級子塊的輸入端直接相連，依次類推。每個緩存子塊的數(shù)據(jù)y1～y4都輸出給乘累加模塊進行運算。

圖2 輸入序列緩沖模塊實現(xiàn)框圖

該模塊的關鍵是讀寫地址的控制，寫地址waddr必須滯后讀地址raddr一個時鐘周期，這樣子塊當前輸出數(shù)據(jù)會在下個時鐘寫入下一個子塊的相應單元。256個周期后，子塊的數(shù)據(jù)整體移到下一個子塊。

2.2 濾波器系數(shù)存儲模塊

濾波器系數(shù)存儲模塊和輸入序列緩存模塊相對應，采用雙口RAM模塊實現(xiàn)，共有4個256深度的雙口RAM模塊，如圖3所示。

圖3 濾波器系數(shù)存儲模塊實現(xiàn)框圖

4個子塊使用相同的輸入數(shù)據(jù)線，通過系數(shù)寫地址的譯碼，生成各子塊的寫使能’wen1～wen4和寫地址h_addr，控制輸入的系數(shù)按照順序依次存入到RAM中。系數(shù)的讀地址h_addr由控制模塊生成，4個子塊共用一個讀地址，輸出與數(shù)據(jù)相對應的系數(shù)h1～h4到乘累加模塊，進行乘累加運算。

2.3 控制模塊

控制模塊產(chǎn)生輸入序列緩存模塊的讀寫地址、使能信號以及濾波系數(shù)存儲模塊的讀地址、使能信號，并對乘累加運算進行控制。

輸入序列需要在緩存模塊中反復移位輸出進行運算，每256個時鐘周期輸入1個數(shù)，輸入序列的寫地址必須滯后讀地址一個時鐘周期，才能保證數(shù)據(jù)的連續(xù)、不丟失。這樣新寫入的數(shù)據(jù)不在固定的位置，就要求讀地址也不是單純的累加關系。以每個RAM塊深度等于4為例研究讀寫地址的關系，如圖4所示。

圖4 每個RAM塊深度為4時讀寫順序

可見此時輸入序列的讀地址順序如圖5所示。

圖5 每個RAM塊深度為4時讀地址

由此類推可得實際輸入序列緩存模塊的讀地址如圖6所示。

圖6 輸入序列緩存模塊讀地址

整個控制模塊的實現(xiàn)如圖7所示。主計數(shù)器整體計數(shù)，每256個時鐘周期，地址產(chǎn)生模塊就把計數(shù)器的計數(shù)值整體加1，作為輸人序列的讀地址raddr輸出，實現(xiàn)了圖6所示的地址順序。寫地址waddr由讀地址raddr經(jīng)延時一個時鐘周期獲得。由于輸入序列是按時間順序輸出的，故濾波系數(shù)只要從存儲陣列中也相應地順序輸出就可以了，將主計數(shù)器的計數(shù)值直接引出作為濾波系數(shù)陣列的讀地址h_addr。

圖7 整個控制模塊的實現(xiàn)

主計數(shù)器的輸出經(jīng)過譯碼電路后，輸出數(shù)據(jù)的低速采樣時鐘sa_clk，用來同步輸入序列。還輸出輸入序列的寫使能wren，每256個時鐘周期使能一次，寫一次數(shù)據(jù)。

2.4 乘累加模塊

乘累加模塊負責將輸入的數(shù)據(jù)和系數(shù)進行乘累加運算，每256個時鐘周期輸出一個濾波結果。其實現(xiàn)框圖如圖8所示。

圖8 乘累加模塊實現(xiàn)框圖

輸入序列緩存模塊輸出的數(shù)據(jù)y1～y4和濾波器系數(shù)存儲陣列輸出的相應系數(shù)h1～h4在該模塊進行乘累加運算。每256個時鐘周期，計算完1個采樣點數(shù)據(jù)的4個部分y1’～y4’，由鎖存器鎖存，經(jīng)兩級流水線加法器后得到最終濾波結果y，然后將累加器清零，開始準備下個采樣點數(shù)據(jù)的計算。其中，鎖存器的鎖存時鐘及乘累加器的清零信號都由輸入序列的寫使能wren經(jīng)過相應的延時處理后得到。

3 仿真結果

對設計的均衡濾波器進行綜合編譯，編譯報告如圖9所示。

圖9 編譯報告

可見該1 024階FIR均衡濾波器在EP1C3系列FPGA內得以實現(xiàn)，僅占用其約70％的邏輯資源和約50％的存儲空間。為了驗證該設計功能，將濾波器系數(shù)利用存儲器初始化文件進行初始化，存儲的系數(shù)如圖10所示。

圖10 濾波器初始化系數(shù)

為了直觀驗證，輸入序列x取為δ序列，即x中只有1個數(shù)據(jù)為1，其它為0。根據(jù)濾波器及卷積的相關知識，輸出結果y=x*h=δ*h=h，即為濾波器系數(shù)。仿真結果如圖11所示。

圖11 濾波器仿真結果

輸入序列x只有1個采樣時鐘周期為數(shù)據(jù)1，其它全為0，fout為輸出的濾波結果。可見結果為-1～-16的重復數(shù)據(jù)，與圖10所示的濾波器系數(shù)一致，濾波器工作正常。

4 結束語

利用EP1C3約70％的邏輯單元及約50％的存儲空間，設計了1024階FIR數(shù)字濾波器，并通過重載系數(shù)，可實現(xiàn)多種頻率響應的均衡特性，實現(xiàn)了簡易數(shù)字均衡濾波器的功能，達到了設計目標。