模擬IC基礎(chǔ)學(xué)習(xí)(二):模擬IC電路設(shè)計(jì)問(wèn)題

　　很多時(shí)候，我們?cè)诔跗谠O(shè)計(jì)或者優(yōu)化電路時(shí)，滿(mǎn)腦子想的都是性能如何能一點(diǎn)一點(diǎn)提高，而忽略了所謂的模擬設(shè)計(jì)的一些基本考慮;待到版圖設(shè)計(jì)時(shí)已經(jīng)晚矣。那個(gè)時(shí)候再去修改基本設(shè)計(jì)無(wú)疑是不值得，要么耗費(fèi)精力，要們前功盡棄。作為教訓(xùn)，如果我們能夠在設(shè)計(jì)初期，就帶著這些基本考慮，那么在選擇基本器件的時(shí)候，就會(huì)有的放矢，知道一個(gè)大概的合理的選取范圍，有利于版圖設(shè)計(jì)和優(yōu)化。

　　1. 晶體管最小溝長(zhǎng)為工藝最小特征尺寸的4-5倍，用來(lái)減小溝長(zhǎng)調(diào)制效應(yīng)。

　　2.目前模擬設(shè)計(jì)仍然是使晶體管工作在飽和區(qū)，故應(yīng)使Vgs大于Vt約30%。

　　3. 應(yīng)把大管分成小晶體管，使其寬/長(zhǎng)特征尺寸<或=15um。

　　4. 電流鏡電路的晶體管的w/l比應(yīng)小于或等于5，以保證較好的Matching,否則會(huì)有系統(tǒng)失調(diào)。

　　5. 在電路中畫(huà)出所有的管腳(pin)，之后才作layout。因?yàn)樵趌ayout中增加一個(gè)pin是比較困難的。所有的IO pin應(yīng)該用metal2 pin，VDD和GND用metal1。

　　6. 首先先用tt做電路仿真?？紤]Vt有+20% (slow)和-20% (fast),需要對(duì)工藝角考慮，F(xiàn)F，SS，F(xiàn)S，SF。除Vt，其他工藝參數(shù)也會(huì)有變化。

　　7.多晶硅電阻大約有20%的工藝變化，而阱區(qū)電阻變化約為10%。但多晶硅電阻有較低的溫度系數(shù)和低的方塊電阻，應(yīng)根據(jù)需要來(lái)選擇電阻。多晶硅電容約有10%工藝變化。

　　8. 需考慮溫度變化對(duì)電路性能的影響，通常在-40C到85C范圍。

　　9. 有覆蓋金屬層或阱區(qū)時(shí)，須考慮寄生電容。

　　10. Layout中，所有晶體管統(tǒng)一擺放方向，使有相同的環(huán)境。

　　11. 在對(duì)晶體管布局布線(xiàn)之前，考慮Pin的位置。

　　12.盡量使用metal1橫向布線(xiàn)，metal2縱向布線(xiàn)半導(dǎo)體。

　　13. 在互連用來(lái)傳送電流時(shí)，不要用Poly來(lái)做互連。可以用poly做短的柵連接。

　　14. 避免金屬在多晶硅柵上走線(xiàn)，會(huì)增加寄生電容。

　　15. 所有晶體管和電阻有相同的電流走向。

　　16. 在最上層金屬做電源(VDD和GND)布線(xiàn)。因?yàn)樽钌蠈咏饘偻ǔ８瘛⒏鼘?，因而電阻較小。

　　17. merge連接的Source和Drain。

　　18. 為減小工藝變化對(duì)電阻影響，應(yīng)使電阻的寬度為默認(rèn)值的3-4倍半導(dǎo)體。

　　19. 用金屬覆蓋電阻，避免wafer級(jí)測(cè)試時(shí)的損傷。

　　20. 對(duì)匹配的晶體管用共中心的結(jié)構(gòu)

　　*差分對(duì)管，分割為4管，2*2排列，共中心

　　可用線(xiàn)形共中心

　　21.建議在電阻和電容周?chē)鱠ummy。

　　22. 在差分對(duì)周?chē)鞅Ｗo(hù)環(huán)。

　　23.在N阱和P阱作保護(hù)環(huán)。

　　24. 金屬電流密度0.8mA/um，最上層金屬可以更大半導(dǎo)體。

　　25. 為避免Latch-up，應(yīng)使PN結(jié)反偏，如N-Well應(yīng)連到正電源，P-Well應(yīng)連到負(fù)電源。這樣可減小漏電。

　　26. 在layout中用info-text標(biāo)明器件名稱(chēng)，在schematic中標(biāo)明net。用相同的metal-txt層標(biāo)明pin。

　　27. Cadence 模擬工具對(duì)以‘!’結(jié)尾的net認(rèn)為全局net。

　　28. Transistor Equation: 基本晶體管方程Id=(beta/2)*square(Vgs-Vt)