亞微米CMOS電路中VDD-VSSESD保護(hù)結(jié)構(gòu)設(shè)計(jì)

　　1 引言

　　ESD(Electric Static Discharge)保護(hù)結(jié)構(gòu)的有效設(shè)計(jì)是CMOS集成電路可靠性設(shè)計(jì)的重要任務(wù)之一，其ESD結(jié)構(gòu)與工藝技術(shù)、特征尺寸密切相關(guān)，隨著IC工藝技術(shù)的進(jìn)一步發(fā)展，特征尺寸越來(lái)越小，管子的柵氧層厚度越來(lái)越薄，芯片的面積規(guī)模越來(lái)越大，而外圍的使用環(huán)境并未改變，因此ESD的失效問(wèn)題面臨越來(lái)越嚴(yán)峻的考驗(yàn)，在亞微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亞微米超大規(guī)模CMOS IC設(shè)計(jì)中，通常有Silicide 或Salicide技術(shù)，這些技術(shù)的使用有助于提高電路的速度、集成度、可靠性等，但這些技術(shù)對(duì)電路的抗ESD性能極為不利，降低了ESD可靠度。在亞微米以下的電路設(shè)計(jì)中，需要對(duì)電路進(jìn)行全芯片的ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)。如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為全芯片設(shè)計(jì)者的主要考慮的問(wèn)題。

　　2 電路實(shí)例

　　電路為鍵盤(pán)編碼控制電路，采用0.5μm-0.6μm SPSM CMOS阱工藝，工作電壓為3V、5V，除ROM外集成度約5000門(mén)，面積為2.0×1.5mm2，一共有39個(gè)PAD，其中I/O引腳36個(gè)，一個(gè)時(shí)鐘振蕩輸入腳，一個(gè)VDD，一個(gè)VSS。PAD排列如圖1所示。

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　　I/O口的保護(hù)結(jié)構(gòu)為Finger型MOS輸出管及GGNMOS管，VDD與VSSPAD旁邊各有一個(gè)VDD-VSS電壓鉗位保護(hù)電路，邏輯結(jié)構(gòu)如圖2。該結(jié)構(gòu)在電路正常上電工作時(shí)，N1管作為一個(gè)VDD與VSS之間的反向二極管，而在ESD發(fā)生時(shí)，N1管開(kāi)啟，作為ESD瞬時(shí)低阻抗大電流泄放通道，VDD與VSS之間的電壓則被鉗位，從而起到保護(hù)內(nèi)部電路的作用。該結(jié)構(gòu)又稱(chēng)為ESD瞬態(tài)檢測(cè)電壓電路，其中R是由N阱電阻構(gòu)成，C為MOS電容。

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　　用ESD模型之一的人體模型工業(yè)測(cè)試標(biāo)準(zhǔn)HBMMIL-STD-883C method 3015.7對(duì)其進(jìn)行ESD打擊實(shí)驗(yàn)。

　　結(jié)果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗擊電壓可達(dá)到4kV以上，但在VDD-VSS模式下，只能達(dá)到750V，在1kV時(shí)，電源與地短路從而造成整個(gè)電路失效。

　　初步分析的結(jié)果為，電源與地之間的保護(hù)結(jié)構(gòu)如圖2，在版圖的設(shè)計(jì)上有薄弱環(huán)節(jié)，使該結(jié)構(gòu)自身的健壯性級(jí)差，從而影響了整個(gè)電路的ESD性能。

　　為了驗(yàn)證這一想法并找到改進(jìn)的辦法，對(duì)該電路做了下述實(shí)驗(yàn)。

　　首先，對(duì)電路做液晶分析實(shí)驗(yàn)，即在電路上滴上幾滴特殊的化學(xué)物質(zhì)(具有流動(dòng)性)，然后在VDD與VSS的管腳灌入大電流，該化學(xué)液體聚集在VDD與VSS通路上電流最集中處，從而找到了擊穿點(diǎn)。該擊穿點(diǎn)就在VDDPAD附近，見(jiàn)圖3中畫(huà)圈的地方。

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　　然后，對(duì)該電路進(jìn)一步做了FIB實(shí)驗(yàn)，即用激光把電路中該結(jié)構(gòu)去掉，再做ESD打擊實(shí)驗(yàn)，ESD結(jié)果顯示：VDD-VSS模式下，ESD抗擊電壓超過(guò)5kV，但I(xiàn)/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能達(dá)到1.3kV電路就短路失效了。

　　所以，從本電路的ESD實(shí)驗(yàn)結(jié)果及所做的實(shí)驗(yàn)分析可得到：

　　(1)電路中，VDD-VSS電壓鉗位保護(hù)結(jié)構(gòu)對(duì)提高整個(gè)電路的ESD性能非常必要，不能輕易去掉。

　　(2)該結(jié)構(gòu)自身必須要有一定的健壯性，所以該結(jié)構(gòu)中各器件的設(shè)計(jì)尺寸及版圖設(shè)計(jì)規(guī)則非常重要。

　　下面將進(jìn)一步探討在亞微米CMOS IC ESD結(jié)構(gòu)的設(shè)計(jì)中，VDD-VSS電壓鉗位結(jié)構(gòu)的有效設(shè)計(jì)。

　　在HBM(Human Body Model)模型中，主要包含三種ESD的打擊方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　幾種方式相對(duì)獨(dú)立也相互影響，其中I/O-VDD/VSS模式下主要利用每個(gè)I/O口對(duì)VDD、VSS直接的保護(hù)結(jié)構(gòu)，通常放置在每個(gè)I/O PAD的兩側(cè)，如一對(duì)簡(jiǎn)單的二極管，F(xiàn)inger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)場(chǎng)管、SCR或幾個(gè)結(jié)構(gòu)的組合等，主要利用晶體管的Snap back-down驟回崩潰區(qū)對(duì)電壓進(jìn)行鉗位，見(jiàn)圖4，其中PS-mode及ND-mode模式下電路易損壞;I/O-I/O及VDD-VSS模式則與VDD、VSS間直接的ESD保護(hù)結(jié)構(gòu)的設(shè)備及全芯片的ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)極為相關(guān)。特別是全芯片VDD、VSS間直接有效的ESD低阻抗大電流泄放通道的設(shè)計(jì)能有效提高電路的整體抗ESD性能，關(guān)于全芯片的ESD結(jié)構(gòu)設(shè)計(jì)將在文章的最后予以簡(jiǎn)單的闡述。

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