獲得ADC的最佳SNR性能并不僅僅是給ADC輸入提供低噪聲信號的問題，提供一個(gè)低噪聲基準(zhǔn)電壓是同等重要。雖然基準(zhǔn)噪聲在零標(biāo)度沒有影響，但是在全標(biāo)度，基準(zhǔn)上的任何噪聲在輸出代碼中都將是可見的。對于某個(gè)
2022-07-13 09:17:27
1039 電流，合規(guī)范圍減小至1V左右。應(yīng)注意，DAC2902的配置不超過合規(guī)范圍，以避免失真性能和整體線性度下降。當(dāng)最大滿標(biāo)度輸出信號限制在約0.5Vp-p時(shí)，通?？色@得最佳失真性能。50?雙端接負(fù)載和20mA
2020-09-14 17:22:30
LTC2656采用纖巧20 引腳4mmx 5mmQFN和TSSOP 封裝。該器件在整個(gè)溫度范圍內(nèi)提供 ±4LSBINL最大值，比最接近的 8 通道同類器件好 3 倍。0.1%(最大值) 的低增益誤差
2021-04-19 06:05:37
親愛的社區(qū)，我一直與ADC D-S的PSoC5LP沒有成功地放大2個(gè)divand信號與5MVPP最大。我讀過不同的文件，對此我感到很困惑。在ADC Delta Sigma 3.30參考文獻(xiàn)的第9頁中
2018-09-20 16:34:34
源的輸出電阻。這種電荷泵的作用對于在滿標(biāo)度下與VIN（+）輸入電壓的連續(xù)轉(zhuǎn)換更為不利。對于連續(xù)轉(zhuǎn)換1.8款MHz時(shí)鐘頻率，輸入電壓為5V，該直流電流最大約為5微安。因此，旁路電容器不應(yīng)對于高電阻源（》1 k
2020-07-10 14:59:34
性能。問題許多采用高速ADC的實(shí)際應(yīng)用都需要某種驅(qū)動器、放大器或增益模塊，用以將輸入信號縮放到滿量程模擬輸入范圍1 ，確保獲得最佳 信噪比 (SNR)和無雜散動態(tài)范圍(SFDR)。此外，差分放大器也可以
2018-10-23 11:43:54
器，將較高帶寬信號搬移到ADC的有效帶寬。要想該技術(shù)取得成功，ADC跟蹤-保持電路的帶寬必須能夠處理預(yù)期的最高頻率信號。單極性對于單端模擬輸入ADC，單極性信號輸入范圍為零幅(通常為地)至滿幅(通常為基準(zhǔn)
2019-02-25 13:52:58
DAC輸出端產(chǎn)生的噪聲。在下圖中，DAC輸出端的饋通是串行時(shí)鐘信號噪聲的結(jié)果。
動態(tài)范圍
動態(tài)范圍定義為器件本底噪聲至其規(guī)定最大輸出電平之間的范圍，通常以dB表示。ADC的動態(tài)范圍為ADC能夠
2023-12-18 07:08:34
時(shí)間點(diǎn)有用信號幅度與噪聲幅度之比，該值越大越好。對于由數(shù)字采樣完美重構(gòu)的波形，理論上的最大SNR為滿幅模擬輸入(RMS值)與RMS量化誤差(剩余誤差)之比。理想情況下，理論上的最小ADC噪聲僅包含
2018-10-17 09:44:40
3.3V的交流電壓，正弦信號轉(zhuǎn)化為數(shù)字信號，若3.3V用數(shù)字信號100表示，則1.65V則用熟悉信號50表示。一. 采集信號范圍：0-3.3VADC 輸入范圍為： VREF- ≤ VIN ≤ VREF+。由 VREF-、 VREF+ 、 VDDA 、 VSSA、這四個(gè)外部引腳決定.在設(shè)計(jì)時(shí)，已經(jīng)將VREF-與
2021-08-19 08:12:31
的特性以確保足夠的性能水平。使用與“在ADC中測量PSRR”中相同的等式，參見下面的等式1和2?，F(xiàn)在可以估計(jì)DC / DC轉(zhuǎn)換器中存在的最大允許紋波，現(xiàn)在考慮到ADC直接由包含紋波的電源供電。圖7：非
2018-07-24 17:42:15
應(yīng)用中,若發(fā)現(xiàn)啟動ADC之后VREF端無電壓,則應(yīng)立即將芯片復(fù)位,并檢查模擬輸入信號的采集放大部分。在確保進(jìn)入ADμC812的模擬信號在0~+2.5 V范圍內(nèi)之后,才能再次啟動ADC。實(shí)際應(yīng)用時(shí),應(yīng)
2011-07-15 15:00:08
工作輸入范圍的比率。更確切地說，TUE是單位為最低有效位 (LSB) 的DC誤差技術(shù)規(guī)格。最低有效位 (LSB) 代表ADC的實(shí)際和理想傳遞函數(shù)之間的最大偏離。這個(gè)技術(shù)規(guī)格假定未執(zhí)行系統(tǒng)級校準(zhǔn)。在概念上
2018-09-12 11:48:15
放大的成本可能會使無需外部放大器的高分辨率ADC更吸引人。低分辨率方案的最大優(yōu)點(diǎn)在于其對基準(zhǔn)的要求。設(shè)計(jì)能在整個(gè)時(shí)間和溫度范圍內(nèi)穩(wěn)定達(dá)到16位分辨率的電壓基準(zhǔn)、電流源或參考電阻通常是不切實(shí)際的。該實(shí)例中
2019-06-10 05:00:05
方根噪聲隨著輸出數(shù)據(jù)速率增加而增加。不過，在整個(gè)輸出數(shù)據(jù)速率范圍內(nèi)，該器件均能保持良好的噪聲性能。 圖3. AD7190在不同輸出數(shù)據(jù)速率下的均方根噪聲如果使用靈敏度為2 mV/V的2 kg稱重
2018-08-22 13:38:34
與可編程的高低限制進(jìn)行比較，并可為ADC輸出數(shù)據(jù)在設(shè)定的門限值內(nèi)、外、高或低自動生成可編程中斷。使用數(shù)據(jù)窗口比較器，設(shè)計(jì)人員能夠配置ADC來自動檢查“水池滿”液面監(jiān)測器輸入，直到數(shù)據(jù)窗口比較器發(fā)出一個(gè)中斷信號給MCU程序?yàn)橹?。?dāng)觸發(fā)中斷時(shí)，MCU可以中斷當(dāng)前執(zhí)行的任務(wù)并切換到嚴(yán)密控制水池系統(tǒng)的任務(wù)中。
2017-12-19 17:10:08
在發(fā)生超范圍情況時(shí)，ADC的輸出數(shù)據(jù)是什么樣子？
2023-12-21 06:20:04
信號？●在模擬還是數(shù)字(IF采樣)域中？選擇ADC的動態(tài)范圍選擇ADC本身就值得討論。ADC的動態(tài)范圍可確定系統(tǒng)架構(gòu)(反之亦然)。首先，我們要查看信號帶寬和采樣頻率(準(zhǔn)確的采用頻率通常由時(shí)鐘和/或幀
2018-10-10 11:27:09
止ADC過驅(qū)動。如果接通衰減18db（或任何其他任意值），則系統(tǒng)的信號動態(tài)范圍將增加18db。當(dāng)輸入信號達(dá)到編程設(shè)定的上限時(shí)，該過程開始。在典型應(yīng)用中，這可以設(shè)置為滿標(biāo)度以下1db（用戶可定義）。當(dāng)滿足該
2020-07-16 15:36:37
AD694配置有10 V輸入滿標(biāo)度時(shí)，可使用圖7所示的網(wǎng)絡(luò)調(diào)整量程。該方案允許在標(biāo)稱值以上或以下的跨度近似線性調(diào)整。量程調(diào)整不與4毫安偏移量相互作用。 要選擇RS和RT，請選擇X，所需的調(diào)整范圍，作為
2020-07-17 14:52:19
，指定的負(fù)滿標(biāo)度代碼（16位級別為12288）與理想的車輛識別號+車輛識別號-（-200毫伏）之間的偏差。增益誤差包括參考誤差?！ ⌒旁氡龋⊿INAD） 這個(gè)比率是在ADC輸出端測得的信號與（噪聲
2020-07-10 15:23:13
的偏差。增益誤差包括參考誤差。信噪比（SINAD）這個(gè)比率是在ADC輸出端測得的信號與（噪聲+失真）的比率。信號是基波的均方根振幅。噪聲是所有非基本信號的總和，最多為采樣頻率（fS/2）的一半，不包括
2020-09-25 17:55:01
模擬域中的偏移誤差。滿標(biāo)度誤差效應(yīng)是線性的，只要輸入信號在adc的全動態(tài)范圍內(nèi)，就不會引起問題。一些應(yīng)用程序總是要求輸入信號跨越整個(gè)模擬輸入動態(tài)范圍。在這種應(yīng)用中，必須將偏移量和滿標(biāo)度誤差調(diào)整為零
2020-07-02 15:01:47
模擬域中的偏移誤差。滿標(biāo)度誤差效應(yīng)是線性的，只要輸入信號在adc的全動態(tài)范圍內(nèi)，就不會引起問題。一些應(yīng)用程序總是要求輸入信號跨越整個(gè)模擬輸入動態(tài)范圍。在這種應(yīng)用中，必須將偏移量和滿標(biāo)度誤差調(diào)整為零
2020-07-02 10:44:28
誤差對系統(tǒng)性能影響很小或沒有影響。通過交流耦合，可以消除模擬域中的偏移誤差。滿標(biāo)度誤差效應(yīng)是線性的，只要輸入信號在ADC的全動態(tài)范圍內(nèi)，就不會引起問題。一些應(yīng)用程序總是要求輸入信號跨越整個(gè)模擬輸入動態(tài)
2020-07-17 14:36:40
計(jì)算： 增益誤差 增益誤差是測量值和理想值之間的差ADC的滿標(biāo)度輸入電壓范圍。諧波失真，秒有效值信號振幅與二次諧波分量，用dbc表示。 諧波失真，第三 有效值信號振幅與三次諧波分量，用dbc
2020-07-20 17:26:09
IOUTFS=2毫安時(shí)）。當(dāng)IOUTA和IOUTB處的最大滿標(biāo)度信號不超過0.5v時(shí)，可實(shí)現(xiàn)單端或差分輸出的最佳失真性能。要求AD9760的輸出（即VOUTA和/或VOUTB）擴(kuò)展其輸出符合范圍的應(yīng)用應(yīng)相應(yīng)
2020-09-25 17:50:28
信號可能會更高或更低。在定義最大FSCR時(shí)，再次加入裕度以適應(yīng)固有增益誤差。此外，對于大于所選范圍的標(biāo)稱滿標(biāo)度值的滿標(biāo)度輸入，由于放大器的凈空空間有限，在某些電壓下各種內(nèi)部電路可能飽和。這最有可能發(fā)生
2020-07-06 14:53:27
：為了獲取最高精度，美信信號鏈方案能夠提供業(yè)內(nèi)領(lǐng)先的性能指標(biāo)，包括：初始精度、長期穩(wěn)定性/溫漂、低噪聲、器件在整個(gè)工業(yè)級溫度范圍內(nèi)的一致性等。雙極性/高壓信號鏈方案：許多工業(yè)系統(tǒng)工作在較高電壓，也可能需要測量
2014-01-20 10:04:20
對于具有差分輸入的開關(guān)電容 ADC，只要輸入電壓在 GND/VDDA 范圍內(nèi)，我預(yù)計(jì)共模電壓不會受到限制。然而，STM32 ADC 僅允許 (Vref-VDDa) /2 左右的小范圍共模電壓。在某些
2022-12-14 06:13:56
最近在做一個(gè)項(xiàng)目，運(yùn)用到ADC采集。在測試過程中發(fā)現(xiàn)當(dāng)ADC值在0xC00即3072時(shí)，采集的電壓即使在一定范圍內(nèi)變化，ADC并不會改變或者說值變化1、2，跳出該范圍ADC又恢復(fù)正常。按設(shè)計(jì)來說
2019-02-18 07:28:28
來自MCU的電壓我可以利用 ADC 全范圍的引腳是引腳 5 和 6，因?yàn)闆]有來自 MCU 的殘余電壓。ST，你能說明這個(gè)問題嗎？ADC 的整個(gè)范圍只能用于引腳 5 和 6 嗎？或者是否有一些我需要注意的位寄存器，以禁用那些可能導(dǎo)致 MCU 在引腳 7 上輸出電壓的引腳上的任何其他潛在功能？
2022-12-20 06:02:42
使用TC7107 ADC實(shí)現(xiàn)TC7106A輸出范圍內(nèi)和超范圍信號的典型應(yīng)用。低成本，高分辨率指示儀表僅需要顯示器，四個(gè)電阻器和四個(gè)電容器。該器件采用低功耗和9V電池供電，適合便攜式應(yīng)用
2019-07-25 08:36:02
標(biāo)度輸入，建議使用40kΩ輸入電阻器。其他輸入電壓范圍可以通過改變R1的值。R1應(yīng)為金屬膜類型，以獲得良好的穩(wěn)定性。制造公差可產(chǎn)生大約±10%的變化在輸出頻率。滿標(biāo)度輸出頻率可以是通過調(diào)整R1的值進(jìn)行
2020-10-20 16:28:53
WiFi信號滿格網(wǎng)速卻很卡怎么解決？路由器放在哪個(gè)位置網(wǎng)速更快？如何調(diào)整路由器？
2021-03-10 07:03:15
我下載了官方的泰克示波器驅(qū)動，示波器和電腦連接沒有問題，接受的信號是一個(gè)200cycle的正弦波，就是一運(yùn)行vi時(shí)示波器自動選擇顯示的信號只有幾個(gè)cycle，我想把整個(gè)信號脈沖都顯示在示波器上，我
2018-04-01 09:50:33
參考和跟蹤保持。輸出時(shí)鐘簡化了數(shù)據(jù)捕獲。3.采用無鉛100鉛TQFP/EP包裝。4.時(shí)鐘DCS在很寬的時(shí)鐘脈沖寬度范圍內(nèi)保持ADC的整體性能。5.或（超出范圍）輸出指示信號何時(shí)超出選定的輸入范圍。開關(guān)
2020-10-16 16:48:07
時(shí)，產(chǎn)生正滿標(biāo)度輸出。負(fù)滿標(biāo)度輸出-當(dāng)差動電壓為-4.096V時(shí)，產(chǎn)生標(biāo)度輸出。在每種情況下，實(shí)際輸入電壓必須保持在-0.3V至+VDD范圍內(nèi)。實(shí)際模擬輸入電壓-任何一個(gè)模擬輸入端相對于GND的電壓。滿
2020-10-13 15:13:28
的LT3999與ADC采樣時(shí)鐘同步的情況。請記住，初級到次級電容為開關(guān)噪聲提供了一個(gè)避免共模噪聲效應(yīng)的返回路徑。該電容可以在PCB設(shè)計(jì)中利用重疊的頂層平面和第二層平面實(shí)現(xiàn)，以及利用實(shí)際電容。 圖
2021-07-22 07:00:00
你好！我正在使用 F746ZG + IHM08M1。我需要配置 2 個(gè)絕緣電流傳感器。我的問題是，為什么在 Workbench 中 ICS 增益在 -5V 到 5V 的范圍內(nèi)，而 ADC 最大工作范圍僅為 3.3V。我應(yīng)該購買 3.3V 還是 5V 的電流傳感器？謝謝！
2023-01-03 06:57:34
。如果用軟件處理，那么VOFF就變成0伏?！ ∮密浖频膯栴}在于，限制了可測量的傳感器范圍。如果偏移是正的，將限制可以測量的最大傳感器輸出，因?yàn)榉糯蟮膫鞲衅鬏敵隹赡鼙绕谕母邕_(dá)到ADC滿刻度值
2018-11-13 10:36:15
本人使用的是 AD6.9版本的軟件，網(wǎng)上自己下載的破解版本求助各位大神如何在畫原理圖零部件時(shí)，如何畫滿整個(gè)零件，就是比如電感，如何填滿整個(gè)三角符號，讓其變成中間部分是填滿狀態(tài)的，謝謝?。?！本人純新手，謝謝?。?！
2019-06-25 11:46:31
接口。在整個(gè)溫度范圍內(nèi)，LTC2654 DAC 實(shí)現(xiàn)了 INL 最大值為 ±4LSB 的 16 位性能，該性能比最接近和具內(nèi)部基準(zhǔn)的同類 16 位 4 通道產(chǎn)品好兩倍。LTC2654 具有 ±2mV
2018-12-06 10:21:11
傳送。通過一個(gè) I2C 兼容兩線接口通信，在 1ksps 輸出速率時(shí)僅消耗 1.5mW 功率。±1LSBINL和 DNL、±2mV(最大值) 零標(biāo)度誤差和 ±1LSB(最大值) 滿標(biāo)度誤差。AC 輸入
2021-04-15 07:15:24
電流，合規(guī)范圍減小至1V左右。應(yīng)注意，DAC2902的配置不超過合規(guī)范圍，以避免失真性能和整體線性度下降。當(dāng)最大滿標(biāo)度輸出信號限制在約0.5Vp-p時(shí)，通?？色@得最佳失真性能。50?雙端接負(fù)載和20mA
2020-09-11 17:30:20
標(biāo)度轉(zhuǎn)換說白了就是點(diǎn)斜式求斜率和與Y軸的截距，即y=kx+b,已知X、Y的最大值和最小值，求K值和B值，在程序中用來表示每一個(gè)X刻度對應(yīng)的Y值。
2018-05-12 17:14:09
以用于其他外設(shè)的聯(lián)動。帶有計(jì)算功能的ADC——對轉(zhuǎn)換結(jié)果自動進(jìn)行計(jì)算處理ADC的轉(zhuǎn)換結(jié)果，被用來做某種類型的計(jì)算或分析。比如驗(yàn)證結(jié)果是否在一定的范圍內(nèi)或者用來濾除信號中的噪聲。盡管用來濾波的軟件算法都比
2021-05-18 09:14:06
以用于其他外設(shè)的聯(lián)動。帶有計(jì)算功能的ADC——對轉(zhuǎn)換結(jié)果自動進(jìn)行計(jì)算處理ADC的轉(zhuǎn)換結(jié)果，被用來做某種類型的計(jì)算或分析。比如驗(yàn)證結(jié)果是否在一定的范圍內(nèi)或者用來濾除信號中的噪聲。盡管用來濾波的軟件算法都比
2022-04-19 08:00:00
LTC2378-20 提供了一種數(shù)字增益壓縮 (DGC) 功能，其把全標(biāo)度輸入擺幅定義為介于 ±VREF 模擬輸入范圍的 10% 和 90% 之間。該功能允許由單個(gè)正電源來給 SAR ADC 驅(qū)動器
2018-10-31 10:20:33
引言要獲得 ADC 的最佳 SNR 性能并不僅僅是給 ADC 輸入提供低噪聲信號，提供一個(gè)低噪聲基準(zhǔn)電壓是同等重要。雖然基準(zhǔn)噪聲在零標(biāo)度沒有影響，但是在全標(biāo)度，基準(zhǔn)上的任何噪聲在輸出代碼中都將是可見
2019-07-25 07:15:15
動態(tài)相位對準(zhǔn)(DPA)電路和對新的外部存儲器接口的支持。AD芯片可以穩(wěn)定工作在100 MHz，F(xiàn)PGA速度可高達(dá)幾百M(fèi)Hz，故可保證系統(tǒng)的測量精度。那么有誰知道如何利用ADC和FPGA設(shè)計(jì)脈沖信號測量嗎？
2019-07-31 06:25:45
請問如何利用混合信號MCU發(fā)揮最大設(shè)計(jì)潛能？
2021-04-21 06:52:55
信號完整性是指信號在信號線上的質(zhì)量，即信號在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中信號能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接收器，則可確定該電路具有較好的信號完整性。反之，當(dāng)信號不能
2018-07-31 17:12:43
也有，但是價(jià)格極貴，不在本文討論范圍之列。如何使用單極性 ADC 對雙極性信號進(jìn)行采樣呢？有兩種方法，下面舉例說明。18.9.1 運(yùn)放法例 18.1 利用 4.096V 滿量程輸入的 ADC 來采集－10V 到+10V 的輸入信號。 解決方案， 可以使用運(yùn)放對信號進(jìn)行縮放和平移， 如圖 18.18 所示
2022-01-21 07:33:03
我們在電路板上使用 MIMXRT1172AVM8A 處理器。我們想使用處理器的 ADC 功能。VREFH 引腳連接到 1.8V。在我們的設(shè)備中，我們的 ADC 輸入信號范圍為 0 至 3.3V。我們
2023-03-17 06:35:18
、雙通道或三通道轉(zhuǎn)換●您目前如何生成正交信號？●在模擬還是數(shù)字(IF采樣)域中？選擇ADC本身就值得討論。ADC的動態(tài)范圍可確定系統(tǒng)架構(gòu)(反之亦然)。首先，我們要查看信號帶寬和采樣頻率(準(zhǔn)確的采用頻率通常
2015-01-29 15:54:02
對輸入信號進(jìn)行數(shù)字量化的接收機(jī)應(yīng)用中，系統(tǒng)設(shè)計(jì)人員必須密切關(guān)注絕對最大輸入電壓。該參數(shù)直接影響ADC的使用壽命和可靠性。不可靠的ADC可能導(dǎo)致整個(gè)無線電系統(tǒng)無法使用，且更換成本也許非常巨大。為了抵消過壓帶
2018-11-01 11:25:01
表示。? 動態(tài)范圍(DR)指DAQ/ADC產(chǎn)生的最大輸入信號與最小輸入信號之比。DR用dB表示。? 信納比(SINAD)指實(shí)際輸入信號的均方根值與奈奎斯特頻率以下包括諧波但排除直流的所有其它頻譜
2018-10-17 10:37:13
嗨，我需要通過FPGA內(nèi)部的源同步信號，我該怎么做才能確保來自FPGA的信號在clk和數(shù)據(jù)之間具有正確的時(shí)序相位關(guān)系。與輸入的相同。我可以復(fù)制兩個(gè)輸出。請指教。
2020-05-22 14:19:26
) 新近業(yè)界出現(xiàn)的新概念，最先應(yīng)用于運(yùn)算放大器領(lǐng)域，指輸出電 壓的幅度可達(dá)輸入電壓范圍。在 DA 中一般是指輸出信號范圍可達(dá)到電源電壓范圍。（國 內(nèi)的翻譯并不統(tǒng)一，如“軌-軌”、“滿擺幅”） 主要針對
2017-09-12 14:37:14
與應(yīng)用編程ADC編程時(shí)序調(diào)試AD值標(biāo)度變化1.逼近式ADC原理1.1ADC步驟（1）在將模擬量轉(zhuǎn)化為數(shù)字量的過程中，一般需要經(jīng)過采樣、量化和編碼三個(gè)步驟（2）由于模擬信號在時(shí)間上是連續(xù)的，而A/D轉(zhuǎn)換的過程是需要時(shí)間的，所以不可能把模擬信號的每一個(gè)瞬間值都轉(zhuǎn)換成數(shù)字量，只能在連續(xù)變化的模擬量上接一定的
2022-02-18 06:54:10
重要。雖然基準(zhǔn)噪聲在零標(biāo)度沒有影響，但是在全標(biāo)度，基準(zhǔn)上的任何噪聲在輸出代碼中都將是可見的。對于某個(gè)給定的 ADC，在零標(biāo)度測量的動態(tài)范圍 (DR) 之所以通常比在全標(biāo)度或接近全標(biāo)度測量的信噪比 (SNR
2021-03-05 07:35:24
說的小信號和大信號是相對于放大器的動態(tài)范圍來說的信號分類，是兩個(gè)不同層面或角度上對放大器特性的描述。任何實(shí)際器件都不是理想線性的，特別是在其整個(gè)動態(tài)范圍內(nèi)。如果將信號的范圍限制在整個(gè)動態(tài)范圍中相對
2018-02-07 09:29:57
工作。 9 后制造階段 采取上述措施可以確保電路板的SI設(shè)計(jì)品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時(shí)域反射計(jì))測量，將真實(shí)電路板和仿真預(yù)期結(jié)果進(jìn)行比較。這些
2015-01-07 11:44:45
穩(wěn)定。設(shè)計(jì)二階濾波的目的是獲得更好的濾波特性和截至頻率。如果ADC內(nèi)部輸入端沒有buffer，例如Intersil的FemtoCharge系列ADC，ADC輸入端會有明顯的周期性（與采樣頻率一致）吸收電流。這樣，確保輸入信號直流電平控制在ADC所需的電平范圍內(nèi)就顯的非常重要。
2019-06-19 06:50:39
之間的動態(tài)比值。因此，根據(jù)定義，該動態(tài)范圍不得存在其他雜散頻率。SFDR通常采用功率單位(dBc)，量化為目標(biāo)載波相對于下一個(gè)最大有效頻率的功率的范圍。然而，該參數(shù)也可以滿量程信號為基準(zhǔn)，以功率單位
2018-11-01 11:31:37
aic23b的ADC輸入信號范圍是多少，如何計(jì)算得出電壓
2019-08-16 09:42:57
±10V差分信號如何調(diào)理到差分ADC可以接受的±2.5V的范圍內(nèi)？另外采用差分放大器驅(qū)動差分ＡＤＣ時(shí)，發(fā)現(xiàn)在絕對最大額定值參數(shù)中，有個(gè)差分輸入電壓電壓，一般比較小，這個(gè)參數(shù)是不是說明只能輸入的差分信號就這么大？
2018-11-16 10:09:29
±10V差分信號如何調(diào)理到差分ADC可以接受的±2.5V的范圍內(nèi)？另外采用差分放大器驅(qū)動差分ＡＤＣ時(shí)，發(fā)現(xiàn)在絕對最大額定值參數(shù)中，有個(gè)差分輸入電壓電壓，一般比較小，這個(gè)參數(shù)是不是說明只能輸入的差分信號就這么大？
2023-11-27 06:06:36
，限制了可測量的傳感器范圍。如果偏移是正的，將限制可以測量的最大傳感器輸出，因?yàn)榉糯蟮膫鞲衅鬏敵隹赡鼙绕谕母邕_(dá)到ADC滿刻度值。如果偏移是負(fù)的，將無法精確測量很小的傳感器輸出電平，因?yàn)?b class="flag-6" style="color: red">在超過放大的偏移
2018-11-01 17:15:51
能會嚴(yán)重破壞載波邊帶?？傊?，電源噪聲應(yīng)當(dāng)像轉(zhuǎn)換器的任何其他輸入一樣進(jìn)行測 試和處理。用戶必須了解系統(tǒng)電源噪聲，否則電源噪聲會提高轉(zhuǎn)換器噪底，限制整個(gè)系統(tǒng)的動態(tài)范圍。電源測試圖6所示為在系統(tǒng)板上測量ADC
2019-12-25 18:03:49
數(shù)字式儀表標(biāo)度變換的實(shí)例1、模數(shù)轉(zhuǎn)換式儀表的標(biāo)度變換2、頻率計(jì)數(shù)式儀表的標(biāo)度變換3、時(shí)間計(jì)數(shù)式儀表的標(biāo)度變換4、累積計(jì)數(shù)式儀表的標(biāo)度變換
2010-09-20 09:48:07
28 利用網(wǎng)絡(luò)結(jié)構(gòu)熵定量分析了無標(biāo)度網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的非均勻性．通過引入度秩函數(shù)，解析地給出了無標(biāo)度網(wǎng)絡(luò)的網(wǎng)絡(luò)結(jié)構(gòu)熵．研究發(fā)現(xiàn)當(dāng)標(biāo)度指數(shù)大于2時(shí)，無標(biāo)度網(wǎng)絡(luò)的網(wǎng)絡(luò)結(jié)構(gòu)熵
2010-10-15 16:24:570 簡述了無標(biāo)度網(wǎng)絡(luò)的發(fā)現(xiàn)及其特性,闡述了無標(biāo)度網(wǎng)絡(luò)對于系統(tǒng)科學(xué)研究的意義,提出$以無標(biāo)度網(wǎng)絡(luò)研究為切入點(diǎn),深入開展系統(tǒng)結(jié)構(gòu)的研究1
2010-10-26 16:28:0412 為了實(shí)現(xiàn)令人驚異的動態(tài)范圍，您需要確保最大的信號利用了該ADC的整個(gè)滿標(biāo)度范圍。換句話說，您需要運(yùn)用所有代碼。怎樣才能做到這一點(diǎn)呢？
2012-11-28 15:08:223503 基于復(fù)雜網(wǎng)絡(luò)理論知識研究了無標(biāo)度網(wǎng)絡(luò)的構(gòu)造算法，并在原有的BA無標(biāo)度網(wǎng)絡(luò)模型的基礎(chǔ)上，通過加入內(nèi)部邊和重連邊機(jī)制使該網(wǎng)絡(luò)模型不但具有無標(biāo)度特性而且具有現(xiàn)實(shí)社會網(wǎng)絡(luò)的小世界特性，同時(shí)給網(wǎng)絡(luò)的節(jié)點(diǎn)加入
2017-11-09 17:23:443 實(shí)際應(yīng)用中有人或許特意挑選一個(gè)分辨率比較滿意的ADC芯片或帶ADC的MCU，然而在具體設(shè)計(jì)的時(shí)候，ADC的最大輸入信號離ADC模塊的參考電壓還相差一大截，這時(shí)當(dāng)初挑選的ADC分辨率精度就根本沒有
2018-09-10 17:44:3712427 
當(dāng)信號沿著PCB走線和很長的電纜傳輸時(shí)，系統(tǒng)中的信號噪聲在累積，差分ADC抑制所有以共模電壓出現(xiàn)的信號噪聲。采用差分信號而不是單端信號有兩個(gè)優(yōu)點(diǎn)：差分信號可使ADC動態(tài)范圍擴(kuò)大兩倍，以及提供更好的諧波失真性能。
2020-08-07 14:49:56585 
輸入共模電壓范圍（Vcm）對于包含了基帶采樣和高速ADC的通信接收機(jī)設(shè)計(jì)非常重要，尤其是采用直流耦合輸入、單電源供電的低壓電路。對于單電源供電電路，饋送到放大器和ADC的輸入信號應(yīng)該偏置在Vcm范圍以內(nèi)的直流電平，能夠消除放大器和ADC設(shè)計(jì)的一大屏障，因?yàn)椴槐卦?V保持低失真和高線性度。
2020-09-17 10:21:325713 
DN468-精心設(shè)計(jì)IF信號鏈，最大限度提高16位、105Msps ADC的性能
2021-04-14 09:56:026 設(shè)計(jì)解決方案3雙極輸入24位A/D轉(zhuǎn)換器接受±2.5V輸入差分輸入24位A/D轉(zhuǎn)換器為雙極輸入信號提供半標(biāo)度零
2021-04-25 10:48:341 DN468-精心設(shè)計(jì)IF信號鏈，最大限度提高16位、105Msps ADC的性能
2021-06-18 10:27:304 最先進(jìn)的每秒 112 吉比特 （Gbps） 長距離 （LR） SerDes PHY 的設(shè)計(jì)要求將模數(shù)轉(zhuǎn)換器 （ADC） 的位數(shù)降至最低，以實(shí)現(xiàn)整個(gè)系統(tǒng)占用最小的面積和消耗最小的功率。為此，利用
2022-07-28 08:03:101083 MAX1464為高性能、多通道、信號調(diào)理器，采用內(nèi)部16位模數(shù)轉(zhuǎn)換器將模擬輸入信號轉(zhuǎn)換為數(shù)字值。為了最大限度地提高轉(zhuǎn)換分辨率，必須從輸入信號中剝離偏移，然后放大，同時(shí)不超過模數(shù)轉(zhuǎn)換器的線性范圍。本應(yīng)用筆記描述了高效執(zhí)行此任務(wù)的過程，并提供了流程圖。
2023-01-11 16:48:17441 
模數(shù)轉(zhuǎn)換器（ADC）在模擬輸入驅(qū)動至額定滿量程輸入電壓時(shí)提供最佳性能，但在許多應(yīng)用中，最大可用信號與指定電壓不同，可能需要進(jìn)行調(diào)整。滿足這一要求的有用器件是可變增益放大器（VGA）。了解VGA如何影響ADC的性能將有助于優(yōu)化整個(gè)信號鏈的性能。
2023-01-30 14:02:451236 
當(dāng)模數(shù)轉(zhuǎn)換器(ADC)的模擬輸入被驅(qū)動至額定滿量程輸入電壓時(shí)，ADC提供優(yōu)質(zhì)性能。但在許多應(yīng)用中，最大可用信號與額定電壓不同，可能需要調(diào)整。用于滿足這一要求的器件之一是可變增益放大器(VGA)。了解VGA如何影響ADC的性能，將有助于優(yōu)化整個(gè)信號鏈的性能。
2023-06-17 16:43:09718 
AD9361是一款高性能的射頻前端芯片，廣泛應(yīng)用于無線通信系統(tǒng)中。其中一個(gè)重要特性是其具有靈活可調(diào)的ADC采樣率。本文將詳細(xì)介紹AD9361的ADC采樣率設(shè)置范圍，包括其相關(guān)特性、設(shè)置方法以及在實(shí)際
2024-01-04 09:37:57904
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