基于DDS專用集成器件實(shí)現(xiàn)運(yùn)放測(cè)試儀的測(cè)量系統(tǒng)設(shè)計(jì)

1 引言

集成運(yùn)放以其價(jià)格低廉、性能優(yōu)越等特點(diǎn)在個(gè)人數(shù)據(jù)助理、通信、汽車電子、音響產(chǎn)品、儀器儀表、傳感器等領(lǐng)域得到廣泛應(yīng)用。隨著數(shù)字技術(shù)的不斷進(jìn)步和集成電路市場(chǎng)的發(fā)展．兼有模擬和數(shù)字集成電路的SOC或混合集成電路將越來越受重視。與此同時(shí)，集成運(yùn)放參數(shù)的測(cè)定也將對(duì)研發(fā)人員和技術(shù)儀器提出更高的要求，傳統(tǒng)的運(yùn)放測(cè)試儀校準(zhǔn)方案已不能滿足市場(chǎng)特別是國(guó)防軍工的要求．運(yùn)放測(cè)試儀的校準(zhǔn)面臨嚴(yán)峻挑戰(zhàn)。因此，提高運(yùn)放測(cè)試儀的測(cè)試精度，保證運(yùn)放器件的準(zhǔn)確性是目前應(yīng)解決的關(guān)鍵問題。

2 系統(tǒng)方案論證

2．1 信號(hào)發(fā)生器方案論證

考慮到單片函數(shù)發(fā)生器的外接電阻電容對(duì)參數(shù)影響很大，因而產(chǎn)生的頻率穩(wěn)定度較差、精度低、抗干擾能力低，且不易控制；而采用數(shù)字鎖相環(huán)頻率合成技術(shù)，由于鎖相環(huán)本身是一個(gè)惰性環(huán)節(jié)，鎖定時(shí)間長(zhǎng)，所以頻率轉(zhuǎn)換時(shí)間也會(huì)增加，同時(shí)頻率受VCO可變頻率范圍的影響，頻帶不能做得很寬。這里采用直接數(shù)字頻率合成技術(shù)（Direct Digital Frequency Synthesis，簡(jiǎn)稱DDFS或DDS）。DDS以Nyquist時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成，圖1為其基本原理框圖。DDS基于相位累加合成技術(shù)，在數(shù)字域中實(shí)現(xiàn)頻率合成，可輸出高精度的頻率信號(hào)，頻率范圍大、精度高、控制性能好且易實(shí)現(xiàn)。DDS專用集成器件基于DDS原理，具有轉(zhuǎn)換速度快、分辨率高、頻帶寬等特點(diǎn)，可輸出穩(wěn)定的高頻信號(hào)，但不適合產(chǎn)生低頻信號(hào)。因此系統(tǒng)中5Hz低頻信號(hào)由FPGA內(nèi)部的DDS提供。

2．2 測(cè)量控制電路方案論證

為在同一電路中實(shí)現(xiàn)不同參數(shù)的分步測(cè)量及自動(dòng)量程轉(zhuǎn)換，需設(shè)計(jì)通斷控制電路。因此，這里采用模擬開關(guān)。因存在導(dǎo)通電阻，在選通時(shí)該電阻加于電路，會(huì)帶來測(cè)量誤差；繼電器導(dǎo)通電阻較小，但相對(duì)于模擬開關(guān)規(guī)模大、電路分布參數(shù)，容易引起閉環(huán)測(cè)試電路的寄生振蕩；考慮到精度，系統(tǒng)選用繼電器控制不同參數(shù)測(cè)試電路的自動(dòng)轉(zhuǎn)換，通過添加補(bǔ)償電容來避免振蕩，為避免輸出波形失真，系統(tǒng)還采用三極管共發(fā)射極電路對(duì)繼電器進(jìn)行控制。2．3幅值檢測(cè)方案論證方案1：數(shù)字方法。由A／D轉(zhuǎn)換器采樣后將數(shù)據(jù)送入FPGA進(jìn)行峰值檢測(cè)或有效值檢測(cè)，該方式可提高精度和穩(wěn)定度，且避免了模擬器件不穩(wěn)定或漂移等因素的影響，但受 A／D轉(zhuǎn)換器采樣速率的限制，所處理的信號(hào)頻率達(dá)不到很高。方案2：模擬方法。包括峰值檢波和有效值檢波。前者通過控制電容充放電速度實(shí)現(xiàn)，后者基于交流信號(hào)有效值定義式，采用模擬電路實(shí)現(xiàn)，典型有效值檢測(cè)器件如AD637。系統(tǒng)在測(cè)量AVD、KCMR時(shí)，輸出信號(hào)的交流分量頻率為5 Hz，故采用方案1；測(cè)量增益帶寬積BWG時(shí)，輸出頻率范圍為40 kHz～4 MHz，故采用方案2。

根據(jù)以上方案論證，系統(tǒng)總體框圖如罔2所示。系統(tǒng)主要由信號(hào)發(fā)生、參數(shù)測(cè)試、測(cè)試電路控制和人機(jī)交互等模塊組成，單片機(jī)和FPGA共同控制模塊。5 Hz信號(hào)由FPGA內(nèi)部DDS產(chǎn)生，掃頻信號(hào)由AD9851產(chǎn)生；測(cè)量電路的輸出結(jié)果經(jīng)后級(jí)濾波、放大處理后由A／D轉(zhuǎn)換器采樣送至FPGA進(jìn)行運(yùn)算；單片機(jī)和FPGA通過繼電器選擇以測(cè)量電路和測(cè)量量程；FPGA提供鍵盤和顯示器以實(shí)現(xiàn)人機(jī)交互；測(cè)量結(jié)果存儲(chǔ)在RAM中，并能通過微型打印機(jī)打印出來。

3 理論分析與主要電路設(shè)計(jì)

3．1 信號(hào)源的實(shí)現(xiàn)

5 Hz信號(hào)產(chǎn)生的參考頻率為fCLK=1 MHz，相位累加器的位數(shù)是32，頻率控制字為21 475，其輸出頻率則為（106／232）×21475≈5．000 038 1 Hz，而相對(duì)誤差的絕對(duì)值為（5．000 038 1-5）／5×100％≈0．000 762％。5 Hz信號(hào)對(duì)D／A轉(zhuǎn)換速率要求不高，為提高精度，系統(tǒng)選用12位D／A轉(zhuǎn)換器件MX7541。

40 kHz～4 MHz掃頻信號(hào)由DDS專用器件AD9851產(chǎn)生。通過對(duì)輸出正弦波的頻率進(jìn)行步進(jìn)控制可實(shí)現(xiàn)掃頻輸出。頻率分辨率設(shè)為1 kHz，如果以1 kHz為頻率步進(jìn)值，則需要步進(jìn)（4×106-40x103）／1 000=3 960次，而要求掃描時(shí)間小于等于10 s。掃描速度應(yīng)大于等于10 s／3 960=2．525次／ms?？紤]到實(shí)測(cè)器件的情況，為保證測(cè)量的可靠性，采用非等步長(zhǎng)步進(jìn)，即隨著頻率增加，步進(jìn)量增加，在接近截止頻率點(diǎn)時(shí)減小步進(jìn)頻率，保證頻率分辨率為1 kHz。

在AD9851輸出級(jí)接截止頻率為15 MHz的橢圓濾波器來抑制高頻諧波干擾，并通過AD603構(gòu)成的AGC電路和精密調(diào)整放大電路使輸出有效值穩(wěn)定在2 V。

3．2 運(yùn)放參數(shù)測(cè)試電路

系統(tǒng)采用“被測(cè)器件一輔助運(yùn)放”模式構(gòu)成穩(wěn)定的負(fù)反饋網(wǎng)絡(luò)。使輸出電壓箝位于預(yù)置電壓，從而將小電壓、小電流的測(cè)量轉(zhuǎn)換為伏特級(jí)電壓的測(cè)量。根據(jù)VIO、IIO、KCMR、BWG等5個(gè)參數(shù)測(cè)量電路的相似性將其簡(jiǎn)化為一個(gè)標(biāo)準(zhǔn)測(cè)量電路模板．通過按鍵選擇不同參數(shù)的測(cè)量電路，如圖3所示。

3．2．1 輸入失調(diào)電壓VIO、輸入失調(diào)電流IIO的測(cè)量

閉合S1、S3、S4、S12，S2→3、S11→3，測(cè)得輔助運(yùn)放的輸出電壓為VIO，則有：

在重復(fù)VIO測(cè)量步驟的基礎(chǔ)上再斷開S3、S4，測(cè)得輔助運(yùn)放的輸出電壓為VLI，則有：

在測(cè)量VIO時(shí)，Ri=100 Ω，Rj=61．6 kΩ，其精度均為0．3％，由Ri和RF造成的最大誤差小于0．6％；在測(cè)量IIO時(shí)，應(yīng)滿足：

系統(tǒng)選取R=436 kΩ，IIO～（0，4μA），VIO～（0，40 mV），以上兩個(gè)條件均能滿足。

3．2．2 差模開環(huán)交流電壓增益AVD的測(cè)量

閉合S1、S3、S4、S10、S12，S2→3、S11→1，設(shè)信號(hào)源輸出電壓為VS，測(cè)得輔助運(yùn)放輸出電壓為VLO，則有：

AVD的測(cè)量誤差在很大程度上取決于電路中R1、R2的匹配精度，若匹配誤差為δ=（R1-R2）/R2，δ1=（Rf-Ri）/Ri，則單純由電阻失配引起的相對(duì)誤差為△A VD=“20” log（δ+1），該系統(tǒng)占為0．6％。

3．2．3 共模抑制比KCMR的測(cè)量

閉合S1、S3、S4、S10、S12，S2→1、S11→3、S13→1，設(shè)信號(hào)源輸出電壓為VS，測(cè)得輔助運(yùn)放輸出電壓為VIO，則有：

KCMR的測(cè)量誤差在很大程度上取決于電路中待測(cè)運(yùn)放兩輸入端電阻的匹配精度，若匹配誤差為δ1，則單純由電阻失配引起的相對(duì)誤差為△KCMR=20log（δ1+1），δ1=δ。

4 系統(tǒng)測(cè)量與分析

利用該系統(tǒng)測(cè)量OP07、μA741、LF256等，運(yùn)放器件的參數(shù)可在FPGA顯示器上顯示，后果表明，該測(cè)試儀測(cè)量精度高，符合設(shè)計(jì)要求，其中表1是測(cè)量OP07結(jié)果。

5 結(jié)束語

該系統(tǒng)完成了對(duì)運(yùn)放參數(shù)VIO（0～40 mV）、IIO（0～4μA）、AVD（60～120 dB）、KCMR的測(cè)量，（誤差分別為1％和±2 dB），而且還實(shí)現(xiàn)了BWC的測(cè)量和自動(dòng)量程轉(zhuǎn)換功能，其中掃頻信號(hào)的步進(jìn)頻率為1 kHz，電壓有效值為（2±0．1）V。系統(tǒng)通過FPGA提供鍵盤和顯示器等人機(jī)交互界面。能準(zhǔn)確實(shí)現(xiàn)對(duì)測(cè)量方式的控制及相關(guān)信息的顯示，且增加觸摸屏控制和打印測(cè)量結(jié)果功能，具有較好的可重復(fù)性和參考性。另外，在系統(tǒng)中通過對(duì)硬件的處理，消除了因使用繼電器由環(huán)路正反饋帶來的自激效應(yīng)，進(jìn)一步提高了系統(tǒng)穩(wěn)定性。

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