您好,歡迎來電子發(fā)燒友網(wǎng)! ,新用戶?[免費注冊]

您的位置:電子發(fā)燒友網(wǎng)>源碼下載>VHDL/Verilog/EDA源碼>

基于VHDL的數(shù)字時鐘設計

大?。?/span>0.1 MB 人氣: 2017-11-28 需要積分:0

  1)時鐘計數(shù):完成時、分、秒的正確計時并且顯示所計的數(shù)字;對秒、分

  ——60進制計數(shù),即從0到59循環(huán)計數(shù),時鐘——24進制計數(shù),即從0到23循環(huán)計數(shù),并且在數(shù)碼管上顯示數(shù)值。

  2)時間設置:手動調(diào)節(jié)分鐘、小時,可以對所設計的時鐘任意調(diào)時間,這樣使數(shù)字鐘真正具有使用功能。我們可以通過實驗板上的鍵7和鍵4進行任意的調(diào)整,因為我們用的時鐘信號均是1HZ的,所以每LED燈變化一次就來一個脈沖,即計數(shù)一次。

  3)清零功能:reset為復位鍵,低電平時實現(xiàn)清零功能,高電平時正常計數(shù)??梢愿鶕?jù)我們自己任意時間的復位。

  4)蜂鳴器在整點時有報時信號產(chǎn)生,蜂鳴器報警。產(chǎn)生“滴答。滴答”的報警聲音。

  5)LED燈在時鐘顯示時有花樣顯示信號產(chǎn)生。即根據(jù)進位情況,LED不停的閃爍,從而產(chǎn)生“花樣”信號。

基于VHDL的數(shù)字時鐘設計

非常好我支持^.^

(0) 0%

不好我反對

(0) 0%

      發(fā)表評論

      用戶評論
      評價:好評中評差評

      發(fā)表評論,獲取積分! 請遵守相關(guān)規(guī)定!

      ?