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ISE環(huán)境下基于Verilog代碼的仿真測(cè)試

ISE 環(huán)境下基于 Verilog 代碼的仿真測(cè)試 在 Verilog 源代碼編寫完畢后，需要編寫測(cè)試平臺(tái)來驗(yàn)證所設(shè)計(jì)的模塊是否 滿足要求。ISE 軟件提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用 HDL Bencher 的圖形化波形編輯功能編寫，即波形圖仿真；另一種就是利用 HDL 語言，即代 碼仿真。由于后者功能更加強(qiáng)大，所以這里舉例介紹基于 Verilog 語言的測(cè)試平 臺(tái)建立方法。 本例為一個(gè)計(jì)數(shù)分頻時(shí)序電路，主要是將 10MHz 的時(shí)鐘頻率分頻為 500KHz 的時(shí)鐘，源代碼的編寫過程中需要定義一個(gè)計(jì)數(shù)器，以便準(zhǔn)確獲得 1/20 分頻。

第一步：建立工程后，編寫如下源代碼：

module fenpin(RESET,F10M,F500K);

input F10M,RESET; output F500K;

reg F500K;

reg[7:0] j;

always@(posedge F10M)

if(!RESET)

begin F500K<=0;

j<=0;

end

else

begin if(j==19) begin j<=0; F500K<=~F500K;