關(guān)于7nm的性能分析和介紹

越來越多的設(shè)計(jì)和制造難題帶來了越來越多的問題：10/7nm 之后還將怎樣延展？有多少公司將參與進(jìn)來？它們將要應(yīng)對(duì)哪些市場(chǎng)？

至少，節(jié)點(diǎn)遷移將在數(shù)值繼續(xù)下降之前往水平方向擴(kuò)展。在 7nm 節(jié)點(diǎn)，預(yù)計(jì)將會(huì)出現(xiàn)比之前任何節(jié)點(diǎn)都更重要更顯著的改進(jìn)，所以 10/7nm 不會(huì)只有一個(gè)版本，而很可能在前進(jìn)到 7/5nm 之前至少會(huì)有兩三次（或更多）迭代。

在這種減速背后，前端設(shè)計(jì)和后端制造的隔離也越來越大，造成這種情況的關(guān)鍵原因有幾個(gè)。首先，節(jié)點(diǎn)尺寸縮小的成本已經(jīng)變得非常高昂，已經(jīng)不再是一個(gè)自然而然的決策了，即使對(duì)于最大的公司來說也是這樣。尤其是無晶圓廠芯片制造商也正小心謹(jǐn)慎地采用昂貴的新工具和新方法，因?yàn)樵陬I(lǐng)先節(jié)點(diǎn)上的高容量市場(chǎng)機(jī)會(huì)更少了。蘋果和三星等系統(tǒng)供應(yīng)商已經(jīng)開始為移動(dòng)手機(jī)開發(fā)自己的芯片，而谷歌、Facebook、亞馬遜和微軟也已經(jīng)開始為云設(shè)計(jì)自己的芯片了。這種情況所帶來的凈影響是高容量市場(chǎng)變少了，使得其它企業(yè)難以收回投資成本。

“對(duì)于一些應(yīng)用而言，尤其是移動(dòng)和云基礎(chǔ)設(shè)施，它們必須驅(qū)動(dòng)性能增長?！?a href="http://srfitnesspt.com/tags/Cadence/" target="_blank">Cadence 總裁兼 CEO 陳立武說，“它們正在下降到 10nm，而且它們還將繼續(xù)下降到 7nm 甚至 5nm。但性能和價(jià)格延展的速度已經(jīng)放緩，而成本正在上揚(yáng)?，F(xiàn)在已經(jīng)沒有非常大的性能差異了。所以對(duì)于一些公司來說，已經(jīng)沒有什么讓人信服的理由去下降到 7nm 了。這取決于產(chǎn)品、開發(fā)周期和差異化三角（delta of differentiation）。”

圖 1：低于 30nm fin pitch 封裝的 7nm 晶體管，來自 IBM

幸運(yùn)的是，過去 18 個(gè)月出現(xiàn)了一些新市場(chǎng)。盡管這些市場(chǎng)沒有任何一個(gè)有希望帶來十億以上單位的需求（而在移動(dòng)手機(jī)市場(chǎng)這是有可能的），但它們合在一起形成了一個(gè)更大的市場(chǎng)機(jī)會(huì)，其中包括汽車和醫(yī)療電子，用于機(jī)器學(xué)習(xí)、人工智能、增強(qiáng)現(xiàn)實(shí)/虛擬現(xiàn)實(shí)、IoT/IIoT 的芯片，以及可以按需優(yōu)化的更靈活的服務(wù)器架構(gòu)。

作為參考，SEMI 曾表示汽車電子市場(chǎng)預(yù)計(jì)將在 2020 年達(dá)到 2800 億美元，而據(jù) SEMI 的 CEO Ajit Manocha 表示，醫(yī)療電子市場(chǎng)則將在 2024 年達(dá)到 2190 億美元。甚至還有更亮眼的數(shù)據(jù)，預(yù)計(jì) 2 萬億美元的電子產(chǎn)品供應(yīng)鏈將在未來五年內(nèi)翻番，達(dá)到 4 萬億美元。與此同時(shí)，相比于過去十年里個(gè)位數(shù)的低增長，半導(dǎo)體行業(yè)正表現(xiàn)出健康的 12% 的增長。

Manocha 說：“這是個(gè)新情況。晶圓廠設(shè)備增長高達(dá) 23%?！?/p>

并不是所有這些新興市場(chǎng)都需要用最新工藝節(jié)點(diǎn)生產(chǎn)的芯片。即使是在汽車領(lǐng)域，雖然目前有正在 7nm 節(jié)點(diǎn)開發(fā)的復(fù)雜 ADAS 邏輯，但同一款汽車的其它芯片則是在更老的節(jié)點(diǎn)上開發(fā)設(shè)計(jì)。而對(duì)于 IoT/IIoT，許多芯片都是用 200mm 晶圓工藝制造的，這使得它們的設(shè)計(jì)和制造要便宜得多。

這個(gè)情況的短期缺點(diǎn)是會(huì)造成巨大的產(chǎn)能短缺。為了緩解這一產(chǎn)能危機(jī)，據(jù) SEMI，中國已有 6 家新的 200mm 晶圓廠正在建造中，其它地方還有另外 2 家。這其中至少有一部分原因是源于對(duì)已有工藝節(jié)點(diǎn)的發(fā)展機(jī)遇的關(guān)注。根據(jù)這些其它市場(chǎng)的進(jìn)展情況以及它們遷移到更新工藝的方式的不同，一些目前仍在研發(fā)之中的技術(shù)推廣到整個(gè)市場(chǎng)的速度也會(huì)受到影響。

造成減速的第二個(gè)原因是在先進(jìn)節(jié)點(diǎn)上，設(shè)計(jì)、檢查和測(cè)試芯片的難度更大了。熱、靜電放電和電磁干擾等物理效應(yīng)在 7nm 節(jié)點(diǎn)比在 28nm 節(jié)點(diǎn)更加顯著。另外要讓信號(hào)穿過更細(xì)的線也需要更多電力，電路對(duì)測(cè)試和檢查以及芯片上的熱遷移也更加敏感。所有這些需求都要被考慮進(jìn)來，并且使用多種物理模擬、仿真和原型設(shè)計(jì)方法進(jìn)行模擬。

這在智能手機(jī)領(lǐng)域已經(jīng)非常糟糕了，而智能手機(jī)芯片可以在數(shù)億乃至數(shù)十億的設(shè)備中銷售而得到補(bǔ)償。但隨著先進(jìn)節(jié)點(diǎn)芯片進(jìn)入汽車和醫(yī)療應(yīng)用中，它們還將在安全性方面受到更大的制約。在汽車中，芯片需要在惡劣的環(huán)境條件中以嚴(yán)格的運(yùn)行參數(shù)工作十年以上。

“理想情況下，你需要檢查所有東西，但這需要時(shí)間和金錢以及對(duì)計(jì)量技術(shù)的大量投資?！盇SML 應(yīng)用產(chǎn)品管理總監(jiān) Henk Niesing 說，“對(duì)于隨機(jī)缺陷，你仍然在這一領(lǐng)域。但這樣的話，你就不需要增加更多計(jì)量。你可以在計(jì)算方面做到更多。”

遷移變慢的第三個(gè)原因是盡管人們對(duì)光刻問題（多重圖案、掩模對(duì)準(zhǔn)、更好的抗蝕劑和 EUV）有很大的關(guān)注，但這只是冰山一角。高數(shù)值孔徑 EUV 將很有可能將光刻推進(jìn)至至少 2nm，甚至可能達(dá)到 1nm。但從 10/7nm 開始，邊緣放置誤差等問題的影響就變得越來越大了。接觸也將需要新的材料。還有一直以來都是一個(gè)可控問題的線邊緣粗糙度（ line-edge roughness）也正變得越來越棘手。

重點(diǎn)關(guān)注新材料和數(shù)量

因此，簡單地降低尺寸已經(jīng)不再有效了。一種方法不能解決所有問題，即使在一些可以應(yīng)用同樣方法的地方，企業(yè)也必須根據(jù)終端市場(chǎng)、供應(yīng)鏈甚至特定代工廠工藝的 IP 可用性進(jìn)行權(quán)衡。簡單來說，解決這些問題不再是對(duì)過去方法的線性擴(kuò)展，而且顯然越來越強(qiáng)調(diào)使用新的材料來解決問題，即新的化學(xué)方法，有些涉及到自由基、不同的元素或元素組合，有些需要使用熱、冷、壓力或真空等一系列步驟來開發(fā)。

比如說，新的工具和材料類型可以解決邊緣放置錯(cuò)誤（EPE）問題。EPE 基本上就是指想要得到的 IC 布局和實(shí)際印刷結(jié)果之間的差異。

“你可以使用材料來解決邊緣放置問題，”Applied Materials 蝕刻和圖案化策略副總裁 Uday Mitra 說，“它成本效益更好，且允許更激進(jìn)的擴(kuò)展，這反過來又能帶來更寬松的設(shè)計(jì)規(guī)則。材料也比光刻便宜，所以你不必為所有一切都使用 EUV。”

除了材料之外，該行業(yè)也正受益于原子層蝕刻（ALE）的興起。和通過連續(xù)的方式移除材料的傳統(tǒng)蝕刻工具不同，ALE 有望在原子尺度上選擇性地和準(zhǔn)確地移除目標(biāo)材料。

“改善單位晶體管成本的唯一方法是與材料創(chuàng)新一起，”Mitra 說，“所以即使當(dāng)掩模沒有對(duì)準(zhǔn)時(shí)，你也可以選擇性地蝕刻掉僅僅一部分材料。這樣你就不必?fù)?dān)心邊緣放置，用于放置問題的材料可以繼續(xù)擴(kuò)展，而不會(huì)造成產(chǎn)出問題?！?/p>

這是一種方法。另一種方法是計(jì)算建模（computational modeling），而且這兩種方法并不相互排斥。從設(shè)計(jì)的前端的跡象來看，芯片制造商和代工廠的工作需要比過去遠(yuǎn)遠(yuǎn)更多的工具。比如，在驗(yàn)證方面，需要使用多種類型的加速硬件來提升可靠性。而在制造方面，大部分先進(jìn)設(shè)備都在前沿節(jié)點(diǎn)上。為了應(yīng)對(duì)世界各地日益增長的數(shù)量，銷量預(yù)計(jì)將保持穩(wěn)健，半導(dǎo)體行業(yè)應(yīng)該會(huì)更加嚴(yán)肅地對(duì)待不同的方法，而不只是縮小器件尺寸。

材料是這一思想的一個(gè)重要延展。德國 Merck 的業(yè)務(wù)領(lǐng)域半導(dǎo)體封裝解決方案負(fù)責(zé)人 Benedikt Ernst 說定向自組裝（DSA）技術(shù)正在取得進(jìn)展，可作為 EUV 的輔助技術(shù)。這兩種技術(shù)都嚴(yán)重依賴于新材料。

DSA 也已經(jīng)得到了先進(jìn)節(jié)點(diǎn)擴(kuò)展領(lǐng)域從業(yè)者的興趣，可被用作一種減少線邊緣粗糙度（LER）的方法。Coventor 首席技術(shù)官 David Fried 說，LER 一直以來都是一個(gè)問題，但在 7nm 和 5nm 節(jié)點(diǎn)，這個(gè)問題變得更加糟糕，因?yàn)閳D案的尺寸正開始接近 LER 的尺寸。

“你實(shí)際上可以通過定向自組裝改善圖案，”Fried 說，“還將有沉積、蝕刻和清潔技術(shù)，可以用于在圖案化流程和整體集成流程中改善圖案粗糙度?！?/p>

其他人則在使用所謂的平滑化（smoothing）技術(shù)來解決 LER。這是通過使用 ALE 對(duì)圖案的粗糙邊緣或孔進(jìn)行平滑或修補(bǔ)來完成的。

圖 2：線邊緣粗糙度，來自 NIST

新結(jié)構(gòu)和新方法

“目標(biāo)是獲得可用的增長空間并加以利用，”Teklatech CEO Tobias Bjerregaard 說，“我們必須使設(shè)計(jì)工作更簡單輕松。隨著功率密度上升，我們看到時(shí)序和可布線性的問題也越來越多?？刹季€性和功率使得我們難以修復(fù)時(shí)序，而在最先進(jìn)的節(jié)點(diǎn)上，這個(gè)情況更糟糕?！?/p>

這也是 Imec 和 Leti 等研究機(jī)構(gòu)以及臺(tái)積電、英特爾 Custom Foundry和三星 Foundry 等的繪圖板上有如此之多的新型晶體管的原因之一。其中有的是納米片（nanosheet），有的是垂直和水平的納米線（nanowire）。到目前為止，我們還不能確定哪些會(huì)取得成功。

但芯片制造商表示任何未來的解決方案現(xiàn)在都需要得到更全面的考量。隨著新興市場(chǎng)開始得勢(shì)，整個(gè)半導(dǎo)體行業(yè)可能需要一次重置，從初始概念和芯片架構(gòu)一直到光刻、制造工具、材料以及生產(chǎn)前后的檢驗(yàn)與驗(yàn)證。好在為最先進(jìn)節(jié)點(diǎn)開發(fā)的技術(shù)也可用于更老的節(jié)點(diǎn)，這有助于降低實(shí)現(xiàn)好產(chǎn)量的成本和時(shí)間。

另一種選擇是將不同節(jié)點(diǎn)開發(fā)的不同計(jì)算元素放到一起來開發(fā)芯片。英特爾和三星正在領(lǐng)導(dǎo)半導(dǎo)體行業(yè)向最先進(jìn)的節(jié)點(diǎn)沖鋒，但它們也在為 fan-out 封裝開發(fā)過渡技術(shù)，有望包括那些在不同工藝節(jié)點(diǎn)開發(fā)的技術(shù)。所有主要的代工廠和封裝廠也都在這個(gè)方向上努力，因?yàn)槠淇梢宰屪钕冗M(jìn)的節(jié)點(diǎn)用于更一般的邏輯結(jié)構(gòu)，從而可與在更老節(jié)點(diǎn)開發(fā)的其它組件集成起來。

“我們正看到 CoWoS（chip on wafer on substrate）被用于云服務(wù)器，在這里你需要更多芯片、更多內(nèi)存和一個(gè)用于高性能和高帶寬但成本不會(huì)太高的 silicon interposer?！迸_(tái)積電的一位總監(jiān) Tom Quan 說，“而 InFO（Integrated Fan-Out）足以滿足移動(dòng)和物聯(lián)網(wǎng)市場(chǎng)的需求。你可以創(chuàng)造更多衍生，并將它們并排或重疊放置，而且你可以在模塑料中增加幾個(gè)重新分配層（redistribution layers）?！?/p>

即使在這里，也有新材料在開發(fā)中。

“在抗蝕劑和導(dǎo)電膠方面，有大量研究項(xiàng)目。導(dǎo)電膠是使用預(yù)封裝來替代鉛?！?Merck 的 Ernst 說，“其中一些方法要使用非常厚的抗蝕劑來產(chǎn)生銅柱，可厚達(dá) 200 微米。DSA 也進(jìn)展良好。即使目前還沒有實(shí)現(xiàn)商業(yè)化，但研究一直在持續(xù)。但現(xiàn)在已經(jīng)沒有根本性問題了。與此同時(shí)，對(duì)于已有的節(jié)點(diǎn)，我們需要非常純凈的材料。你可以縮小結(jié)構(gòu)的尺寸，但不能縮小光刻的，而那需要在前端和后端的新材料。”

結(jié)論

過去幾十年來，肯定是自 45nm 節(jié)點(diǎn)以來，半導(dǎo)體行業(yè)制造方面的大多數(shù)公司都執(zhí)著于將 EUV 推向市場(chǎng)?，F(xiàn)在，它開始實(shí)際生產(chǎn)了，大家都在欣慰地感嘆我們發(fā)明的一種最為復(fù)雜的技術(shù)終于開始工作了。盡管這無疑將有助于擴(kuò)展到未來的節(jié)點(diǎn)，但市場(chǎng)正在往許多方向發(fā)力，而不只是縮減到更小的特征尺寸。

對(duì)于一些企業(yè)來說，縮減尺寸的關(guān)鍵總是與成本相關(guān)。對(duì)于另一些企業(yè)，則是重在功率和性能。然而在最先進(jìn)的節(jié)點(diǎn)上，這三個(gè)因素的實(shí)現(xiàn)都在變得更加困難，且替代方法也越來越受歡迎。這并不意味著尺寸縮減陷入了困境。但這卻實(shí)實(shí)在在意味著這個(gè)方法并不是對(duì)每個(gè)人都有用，而且它可能并不是唯一的方法的，即使是在那些使用了最小特征尺寸的設(shè)備中也是如此。摩爾定律現(xiàn)在還好好活著，但它已經(jīng)不再是唯一的發(fā)展道路了。取決于市場(chǎng)和市場(chǎng)份額的不同，它可能也不再是最好的方法了。