9月25日消息 據(jù)wccftech報道，臺灣半導(dǎo)體制造公司（TSMC）在2nm半導(dǎo)體制造節(jié)點(diǎn)的研發(fā)方面取得了重要突破：臺積電有望在2023年中期進(jìn)入2nm工藝的試生產(chǎn)階段，并于一年后開始批量生產(chǎn)。
目前，臺積電的最新制造工藝是其第一代5納米工藝，該工藝將用于為iPhone 12等設(shè)備構(gòu)建處理器。
臺積電的2nm工藝將采用差分晶體管設(shè)計(jì)。該設(shè)計(jì)被稱為多橋溝道場效應(yīng)（MBCFET）晶體管，它是對先前FinFET設(shè)計(jì)的補(bǔ)充。
臺積電第一次作出將 MBCFET 設(shè)計(jì)用于其晶體管而不是交由晶圓代工廠的決定。三星于去年 4 月宣布了其 3nm 制造工藝的設(shè)計(jì)，該公司的 MBCFET 設(shè)計(jì)是對 2017 年與 IBM 共同開發(fā)和推出的 GAAFET 晶體管的改進(jìn)。三星的 MBCFET 與 GAAFET 相比，前者使用納米線。這增加了可用于傳導(dǎo)的表面積，更重要的是，它允許設(shè)計(jì)人員在不增加橫向表面積的情況下向晶體管添加更多的柵極。
IT之家了解到，臺積電預(yù)計(jì)其 2 納米工藝芯片的良率在 2023 年將達(dá)到驚人的 90%。若事實(shí)如此，那么該晶圓廠將能夠很好地完善其制造工藝，并輕松地于 2024 年實(shí)現(xiàn)量產(chǎn)。三星在發(fā)布 MBCFET 時表示，預(yù)計(jì) 3nm 晶體管的功耗將分別比 7nm 設(shè)計(jì)降低 30% 和 45% 并將性能提高 30%。
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