如何加速M(fèi)odelsim仿真時(shí)間？

Modelsim加速仿真技巧

《前言》

最近在Modelsim仿真過程中，遇到一個(gè)大問題，對于分辨率2048*500的圖像數(shù)據(jù)，在進(jìn)行時(shí)序約束中，發(fā)現(xiàn)算法模塊最高只能跑到60Mhz多，而要求必須跑到100Mhz，因而時(shí)序不滿足要求；通過看時(shí)序報(bào)告，關(guān)鍵路徑基本上都是在reg to mem和mem to reg path上，嘗試修改對邏輯處理影響較大。

如何在不修改核心算法邏輯的前提下，保證功能和時(shí)序滿足，辦法還是有的，后來發(fā)現(xiàn)100Mhz頻率下算法模塊輸入的數(shù)據(jù)有效帶寬只有50% ，因此考慮算法模塊入口處增加一個(gè)整形的異步FIFO，寫時(shí)鐘100Mhz，讀時(shí)鐘50Mhz這樣算法模塊只工作在50Mhz時(shí)鐘頻率下，可以滿足時(shí)序要求。同時(shí)也滿足100Mhz接口時(shí)序的要求。

此時(shí)，增加一個(gè)時(shí)鐘ip核來得到50Mhz，發(fā)現(xiàn)仿真速度極其慢，由原來的1~2分鐘左右變?yōu)楝F(xiàn)在的1小時(shí)左右，定位個(gè)問題，效率太低了。

《如何加速M(fèi)odelsim仿真時(shí)間》

首先，需要說明的是，Modelsim仿真時(shí)間長短，也有電腦配置有關(guān)，i7+16G的配置其實(shí)也就10分鐘左右 ，i5+8G的配置就是1小時(shí)多。

其次，就是在仿真平臺上下功夫：

方法一：修改代碼仿真精度，精度越高，Modelsim效率越低。1n/1ps 修改為 1n/1ns 速度可提升一倍。

方法二：減少層次結(jié)構(gòu)，減少波形信號的顯示。特別是輸出的數(shù)據(jù)文件，能減少就減少。

方法三：在不影響功能的前提下，降低測試的圖像分辨率，或者一些計(jì)數(shù)器適當(dāng)縮短計(jì)數(shù)，都可以達(dá)到提速的目的。

方法四：當(dāng)文件仿真系統(tǒng)有大量文件時(shí)，修改某個(gè)Module的信號，增量編譯可以節(jié)省時(shí)間，verilog ：vlog -incr vhdl：vcom -incr

方法五：減少IP的調(diào)用，比如我的這個(gè)慢的主要原因就是調(diào)用時(shí)鐘IP的原因；這里兩個(gè)時(shí)鐘都可以在testbench 生成，大大減少了仿真時(shí)間，又回到了幾分鐘。

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