系統(tǒng)級封裝SiP多樣化應(yīng)用以及先進(jìn)封裝發(fā)展趨勢

因新冠疫情影響，第十九屆中國半導(dǎo)體封裝測試技術(shù)與市場年會(CSPT 2021)延后舉行并以在線直播的方式召開，日月光研發(fā)中心副總經(jīng)理洪志斌博士透過預(yù)錄影片解析系統(tǒng)級封裝SiP多樣化應(yīng)用以及先進(jìn)封裝發(fā)展趨勢。

系統(tǒng)級封裝SiP、扇出型封裝Fan Out以及2.5D/3D IC封裝等先進(jìn)封裝不僅可以最大化封裝結(jié)構(gòu)I/O及芯片I/O，同時(shí)使芯片尺寸最小化，實(shí)現(xiàn)終端產(chǎn)品降低功耗并達(dá)到輕薄短小的目標(biāo)。

本次演講洪博士特別舉例說明系統(tǒng)級封裝SiP應(yīng)用在健康醫(yī)療上的高性能解決方案。以血糖監(jiān)測系統(tǒng)CGM為例，洪博士指出，系統(tǒng)級封裝SiP解決方案將不同的MCU、ASIC、天線，以及各種不同功能的傳感器集成一個(gè)更小的系統(tǒng)級封裝SiP結(jié)構(gòu)中，使系統(tǒng)的總尺寸減小60%但性能大為提高。

另一個(gè)案例是體外診斷模塊IVD，透過系統(tǒng)級封裝SiP技術(shù)，將基于PCB的模塊轉(zhuǎn)移到基板結(jié)構(gòu)更小的SiP模塊，結(jié)合Wire Bond和選擇性塑封技術(shù)，在基板結(jié)構(gòu)的頂端可整合傳感芯片。利用基板結(jié)構(gòu)，許多不同的應(yīng)用例如針對微流體用途的需求可在其頂部加上玻璃支架，成為尺寸更小的多用途微流體測量模塊。

根據(jù)不同的應(yīng)用需求，可選擇最適合的封裝技術(shù)，而不同的封裝技術(shù)都有其獨(dú)特的定位與特性，其中最典型的技術(shù)包括系統(tǒng)級封裝SiP、扇出型封裝Fan Out、2.5D/3D IC封裝以及小芯片Chiplet技術(shù)。

系統(tǒng)級封裝SiP是晶圓級封裝技術(shù)的進(jìn)一步發(fā)展，將QFN轉(zhuǎn)成尺寸更小、有TSV硅穿孔的芯片級尺寸封裝CSP，該技術(shù)不僅減少30%的XY面積尺寸，同時(shí)減少80%的電阻，從而增強(qiáng)封裝結(jié)構(gòu)的電氣效能。

洪博士以傳感器整合器舉例說明晶圓級封裝技術(shù)的特性。下圖為例，從Leadframe或基板技術(shù)開始，如果運(yùn)用晶圓級封裝在不同元件的頂部裝有ASIC或傳感器，在中間部分可以看到不同的組合，如包含ASIC和傳感器的組件，既可以并排放置，也可以把有TSV結(jié)構(gòu)的芯片放在另一個(gè)沒有TSV結(jié)構(gòu)的芯片上面。在這個(gè)封裝件的底部也可以采用多種不同的封裝方式，例如可使用塑封技術(shù)封裝或選擇不同TSV結(jié)構(gòu)的元件進(jìn)行封裝，也可以采用Flip Chip的封裝堆疊，或利用Wire Bond打線技術(shù)進(jìn)行集成。

晶圓級系統(tǒng)級(Wafer level SiP)封裝在不同的應(yīng)用中可獲得不同的附加效益。舉例3D的慣性傳感器，還有氣體傳感器、壓力傳感器、濕度傳感器和溫度傳感器，從以下圖表中可以看到尺寸大大縮小，分別縮小25%, 有些可以達(dá)到縮小77%。

· 先進(jìn)封裝趨勢 ·除此之外, 不同于系統(tǒng)級封裝SiP，扇出型封裝Fan Out具有靈活的RDL設(shè)計(jì)、更細(xì)的RDL線寬和空間、大約減少3層基底層等特性，不僅可調(diào)整系統(tǒng)性能，更可實(shí)現(xiàn)約高5倍的性能控制。因此更高頻率的應(yīng)用、更好的性能和成本效益的扇出型封裝Fan Out適用于智能手機(jī)、邊緣計(jì)算和物聯(lián)網(wǎng)(IoT)等領(lǐng)域。

先進(jìn)封裝另一種典型技術(shù)是2.5D/3D IC封裝，它具有集成GPU、CPU和內(nèi)存以及去耦電容的優(yōu)勢，具有超高布線密度、超高I/O密度和I/O間距可擴(kuò)展性等特性，以TSV(通過硅通孔)的硅插入器作為平臺，彌合組裝基板和IC板之間的細(xì)間距能力差距，同時(shí)有助于保持焊盤間距縮放路徑而不受組裝基板技術(shù)的限制，可用于高端GPU、移動AP、大數(shù)據(jù)中心與5G基礎(chǔ)設(shè)施的路由器、人工智能加速器等領(lǐng)域。

還有Chiplet技術(shù)，將原有的大芯片拆分成多顆體積更小、產(chǎn)量更高、不同功能的小芯片，經(jīng)過再設(shè)計(jì)和再制造，最終通過系統(tǒng)級封裝SiP異質(zhì)整合成系統(tǒng)芯片，不僅不會增加原有芯片的面積，同時(shí)減少產(chǎn)品開發(fā)的時(shí)間成本及上市時(shí)程。

近日，日月光與AMD、Arm、Google Cloud、Intel、Meta、微軟(Microsoft)、高通(Qualcomm)、三星(Samsung)和臺積電(TSMC)等半導(dǎo)體業(yè)者共同組成UCIe (Universal Chiplet Interconnect Express) 產(chǎn)業(yè)聯(lián)盟，推動芯片互連(die-to-die interconnect)技術(shù)標(biāo)準(zhǔn)化和促進(jìn)開放式Chiplet生態(tài)系統(tǒng)。日月光在封裝和互連平臺技術(shù)的專業(yè)知識，有助于確保UCIe提出的標(biāo)準(zhǔn)切實(shí)可行，并且在封裝制造具有商業(yè)可行性和成本效益。

UCIe在封裝上實(shí)現(xiàn)開放式Chiplet生態(tài)系統(tǒng) 為確保封裝順利完成，不同的封裝技術(shù)需要掌握好異質(zhì)的機(jī)械性質(zhì)，真正實(shí)現(xiàn)針對不同用途需求的系統(tǒng)級封裝SiP集成，達(dá)到“芯片+封裝+系統(tǒng)”的整合綜效。日月光持續(xù)研發(fā)先進(jìn)制程技術(shù)，洞悉市場趨勢，協(xié)助客戶減少芯片設(shè)計(jì)時(shí)程并加快產(chǎn)品開發(fā)速度。

審核編輯 ：李倩