4nm芯片再度陷入熱量高和功耗高問題

近日，多款采用4nm制程芯片的手機，被用戶吐槽存在發(fā)熱量高和功耗高等方面的問題。據(jù)了解，此次涉嫌功耗過熱的3款頂級手機芯片，分別是高通驍龍8Gen1、三星Exynos2200、聯(lián)發(fā)科天璣9000，均為目前各廠商高端芯片的代表。同時，天璣9000的生產(chǎn)商是臺積電，Exynos2200和驍龍8Gen1的生產(chǎn)商是三星，為排名前兩位的芯片代工制造商。

去年年初，5nm芯片就因發(fā)熱問題被頻頻吐槽，如今4nm芯片再度陷入同樣的困境：先進工藝制程芯片存在漏電流問題，導(dǎo)致發(fā)熱量過高，似乎已經(jīng)成為一種“魔咒”，是芯片制程工藝最大的障礙之一。芯片的制程工藝仍在不斷延伸，未來如何有效破解漏電“魔咒”已經(jīng)成為整個芯片制造領(lǐng)域的努力方向。

短溝道效應(yīng)帶來挑戰(zhàn)

一般情況下，根據(jù)登納徳縮放比例定律，隨著芯片尺寸的縮小，所需的電壓和電流也會下降，由于功耗會受電壓和電流的影響，當制程工藝提升、電壓和電流隨之下降時，其芯片產(chǎn)生的功耗也會降低。臺積電表示，與7nm工藝相比，同樣性能下5nm工藝的功耗降低30%，同樣的功耗下則性能提升了15%。

然而，芯片制程進入5nm時，卻頻頻出現(xiàn)功耗過高的問題。北京超弦存儲器研究院執(zhí)行副院長、北京航空航天大學(xué)兼職博導(dǎo)趙超認為，短溝道效應(yīng)是造成4nm、5nm等先進工藝出現(xiàn)功耗問題的主要原因之一，也成為了先進制程發(fā)展過程中最大的阻礙。

半導(dǎo)體制造領(lǐng)域，集成電路的尺寸隨著摩爾定律的發(fā)展而持續(xù)縮小，溝道長度也相應(yīng)地縮短，這就導(dǎo)致了溝道管中的S和D（源和漏）的距離越來越短。因此柵極對溝道的控制能力變差，這就意味著柵極電壓夾斷溝道的難度變大，即產(chǎn)生短溝道效應(yīng)，從而出現(xiàn)嚴重的電流泄露（漏電）現(xiàn)象，最終令芯片的發(fā)熱和耗電失控。

“5nm、4nm芯片所采用的都是FinFET（鰭式場效應(yīng)晶體管）結(jié)構(gòu)。FinFET結(jié)構(gòu)在芯片制程進入28nm后，相較于平面MOSFET器件結(jié)構(gòu)，具有更強的柵極控制能力，F(xiàn)inFET結(jié)構(gòu)可通過增加?xùn)艠O與溝道的接觸面積，來增強對導(dǎo)電溝道的控制。溝道接觸面積的增加，可以從一定程度上緩解短溝道效應(yīng)，從而將芯片制程繼續(xù)延伸。然而，隨著芯片制程逐漸發(fā)展到5nm及5nm以下，采用FinFET結(jié)構(gòu)先進制程的芯片，也出現(xiàn)了短溝道效益造成的漏電現(xiàn)象，這也與FinFET本身的結(jié)構(gòu)有關(guān)。FinFET所采用的是三面柵的結(jié)構(gòu)，并非四面環(huán)繞式的結(jié)構(gòu)，其中一個方向沒有柵極的包裹。隨著芯片制程的不斷減小，F(xiàn)inFET三面柵的結(jié)構(gòu)對于漏電的控制能力也在逐漸減弱，造成芯片再次出現(xiàn)功耗問題?！壁w超表示。

如何破解漏電“魔咒”？

未來芯片制程仍將繼續(xù)向3nm甚至2nm延伸，人們也在積極考慮如何解決漏電流所導(dǎo)致的功耗與發(fā)熱問題，包括更換新材料、采用新架構(gòu)——GAA（環(huán)繞式柵極）等，以期打破長久以來存在的漏電“魔咒”。

在材料方面，趙超介紹，采用具有高介電常數(shù)的柵介質(zhì)材料替代原本的二氧化硅材料，可有效解決短溝道效應(yīng)造成柵極漏電的問題。而二氧化鉿屬于高介電常數(shù)的材料，以二氧化鉿替代二氧化硅作為柵介質(zhì)材料，可有效提高介電常數(shù)，減少漏電情況，并有效增加電容荷電的能力。

同時，隨著芯片制程的延伸，采用四面環(huán)柵結(jié)構(gòu)的GAA技術(shù)逐漸受到更多關(guān)注。復(fù)旦大學(xué)微電子學(xué)院副院長周鵬表示，相較于三面圍柵的FinFET結(jié)構(gòu)，GAA技術(shù)的四面環(huán)柵結(jié)構(gòu)可以更好地抑制漏電流的形成以及增大驅(qū)動電流，進而更有利于實現(xiàn)性能和功耗之間的有效平衡。因此，GAA技術(shù)在5nm之后更小的制程中，更受到業(yè)界的普遍認可和青睞。

然而，無論是新材料，還是GAA技術(shù)，都難以在短時間內(nèi)解決問題。有研究人員發(fā)現(xiàn)，若想在碳納米管晶體管中使用二氧化鉿來替代二氧化硅成為柵極電介質(zhì)材料也存在困難，二氧化鉿同樣難以在所需的薄層中形成高介電常數(shù)的電介質(zhì)。

GAA結(jié)構(gòu)實現(xiàn)量產(chǎn)同樣困難重重。據(jù)了解，近期三星采用GAA結(jié)構(gòu)打造的3nm芯片，良率僅在10%~20%之間。而臺積電在其第一代3nm制程中仍將采用FinFET工藝。

“在半導(dǎo)體領(lǐng)域當中，任何一種技術(shù)的轉(zhuǎn)換或更迭，往往都需要經(jīng)歷多年的試錯和改進。GAA結(jié)構(gòu)雖然在5nm以下的制程中具有較為明顯的優(yōu)勢，但其最終能否實現(xiàn)預(yù)期的高性能和低功耗，還取決于其制程中所面臨的技術(shù)難題能否被一一攻克?！敝荠i說。

4nm并非噱頭

對于此次4nm芯片出現(xiàn)功耗問題，也有消費者質(zhì)疑，4nm是否只是一個商業(yè)噱頭？4nm與5nm技術(shù)實則并無太大差異，否則為何高功耗、高發(fā)熱的問題依然如故？

一般而言，對于芯片工藝的名稱數(shù)字，是以0.7倍的節(jié)奏演進的，例如，14nm工藝之后，完整的工藝迭代應(yīng)當是10nm（14nm×0.7≈10nm），10nm之后是7nm，7nm之后是5nm。若按此規(guī)則演進，5nm后究竟應(yīng)該是4nm還是3nm，在四舍五入規(guī)則下似乎并不明確。但在代工廠的約定俗成下，5nm的完整工藝迭代應(yīng)為3nm。因此，4nm應(yīng)當屬于5nm和3nm的過渡工藝，其角色定位與此前推出的8nm（10nm和7nm的過渡工藝）、6nm（7nm和5nm的過渡工藝）類似。在各代工廠3nm工藝紛紛延后的情況下，4nm出現(xiàn)的價值似乎在于填補這一時間內(nèi)的市場空白。

然而，這并不意味著4nm工藝等同于5nm。4nm工藝雖然不屬于5nm工藝的“完整迭代”，但也是“同代演進”。臺積電曾承諾，其最新4nm工藝，比5nm的性能提升11%，能效提高22%。

對此有專家解釋，造成4nm工藝芯片出現(xiàn)功耗問題的因素有很多，難以一概而論。架構(gòu)、器件等都是影響芯片最終性能的因素。同樣被稱為4nm工藝芯片，臺積電和三星的芯片工藝細節(jié)也大為不同。隨著摩爾定律的不斷演進，芯片尺寸的縮小幅度已經(jīng)非常有限，不能成為衡量芯片工藝制程演進的唯一標準。