0 引言
在SpinalHDL 1.7.0版本里,在仿真方面開始支持了VCS,這解決了在FPGA設(shè)計里采用Verilator時無法仿真廠商IP的問題。故此,前段時間嘗試了把集成FPGA廠商DDR IP的測試。不曾想?yún)s遇到了一個從未遇到的錯誤。在DDR仿真里一般由控制器IP以及廠商的Memory Model組成,我將其各自封裝成了一個Blackbox,而在集成的時候確過不去了。為簡單起見,這里采用下面的代碼示例:
?
看起來似乎沒啥毛病對吧,而且在之前寫Verilog時候inout端口也是這么連接的。然而在運(yùn)行的時候卻報了下面的錯誤:
這錯誤類型我熟,但貌似明顯我并沒有犯這個錯誤啊…… 》解決之道
首先需要說明的是,這種使用場景也僅在仿真的時候會使用到,而真實的設(shè)計場景是不會有這么用的。但上面這個場景確實存在。在git上大神給出了下面的答復(fù):
??
針對這種場景,這里給出一個解決方案,ddrWrapper重寫如下:
修改后即可達(dá)成我們想要的效果:
審核編輯:劉清
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原文標(biāo)題:踩坑系列——inout連接不上
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