終于搞懂模擬電路中的ADC！2

3.Pipeline

Pipeline ADC，流水線式ADC架構(gòu)。正如其名字一樣，采用了類似于加工產(chǎn)線上的流水線生產(chǎn)流程和原理，將輸入信號進(jìn)行分段處理，然后逐個傳輸?shù)矫總€ADC完成對應(yīng)的采樣+量化的工作，最后拼接輸出。與Folding & Interpolation結(jié)構(gòu)不同，Pipeline將輸入信號在時間和空間上都進(jìn)行分段了，前者僅在空間上分段，然后并行處理兩路信號。

上圖所示為Pipeline ADC的基本結(jié)構(gòu)，可以看到輸入信號需要經(jīng)過不同的流水線節(jié)點Stage。每一個Stage中包含了一個子ADC、一個子DAC以及一個殘差放大器（Residue Amplifier）。每一個Stage在前半個時鐘內(nèi)接收信號完成一次采樣，然后在后半個時鐘內(nèi)由子ADC完成量化，輸出量化結(jié)果D。

Pipeline ADC需要保證分段的量化在半個周期內(nèi)完成，同時其不想Flash或者Folding & Interpolation同時完成所有位數(shù)的量化，因此其在高精度的基礎(chǔ)上還可以保留一定的速度優(yōu)勢，但是相對于Flash和Folding & Interpolation高速來說稍顯不足。

主要的優(yōu)點：

• 高精度：其每級的殘差放大可以抑制后級的誤差，類似于射頻鏈路中的級聯(lián)噪聲作用，提高了整體的精度；分段結(jié)構(gòu)能夠更靈活的對每一位進(jìn)行校準(zhǔn)，能夠達(dá)到10-16bit；
• 高速：目前可實現(xiàn)單通道250MS/s+16bit，1.5GS/s+12bit的性能，適用于基站、通信、雷達(dá)等應(yīng)用；
• 量化校準(zhǔn)方便，能夠通過靈活的校準(zhǔn)算法提高精度、降低功耗；

主要的缺點：

• 隨著工藝制程不斷降低，晶體管的溝道效應(yīng)增強(qiáng)，本征增益下降，放大器難以保持高增益，因此限制了殘差放大器的精度；
• 高速、高精度需要更高的功耗和更大的面積，系統(tǒng)的架構(gòu)也越發(fā)復(fù)雜，進(jìn)一步導(dǎo)致功耗和面積的增大；
• 流水線式的固有數(shù)據(jù)延遲特點使得其無法實時輸出當(dāng)前量化結(jié)構(gòu)，使其無法朝向更高速的應(yīng)用場景發(fā)展；

高速Pipeline ADC發(fā)展趨勢：

• 低功耗：功耗是限制傳統(tǒng)Pipeline ADC發(fā)展的瓶頸問題，降低功耗也是研制高速、高精度Pipeline ADC的重要方向；
• 混合結(jié)構(gòu)：為實現(xiàn)兼容高速、高精度、低功耗的特點，往往采用了混合結(jié)構(gòu)實現(xiàn)，例如Pipeline+SAR可以實現(xiàn)低功耗和中高精度；Pipeline+ Δ-Σ ，可以實現(xiàn)高精度；

4.SAR

Successive-approximation Register，SAR，逐次逼近式ADC。傳統(tǒng)架構(gòu)的SAR式時間同步取樣，主要優(yōu)勢低功耗、結(jié)構(gòu)簡單、低中高精度均有，能夠應(yīng)用在工業(yè)控制、生物電子、便攜設(shè)備中。

由采樣+保持電路、逐次逼近寄存器、控制邏輯、DAC構(gòu)成。舉個列子來說明其工作流程和原理。

由采樣+保持電路、逐次逼近寄存器、控制邏輯、DAC構(gòu)成。舉個列子來說明其工作流程和原理。

假設(shè)輸入電壓是0.4V（參考電壓為1V）。

1)第一次比較，0.4V ＜1V，最高有效位為0；

2)二分區(qū)間，輸入電壓與＜0.5V 相比較，再次產(chǎn)生一個0；

3)二分區(qū)間，輸入電壓＞0.25V 相比較，有效位為1；

4)1作為控制信號，將比較值從0.25V 選為0.375V，而不是0.125V；

5)比較程序繼續(xù)N 次，得到N 位輸出。

主要缺點：

• 逐次逼近是串行結(jié)構(gòu)，使得其無法實現(xiàn)高速采樣；
• 同步時鐘電路控制，模塊之間傳遞信號存在較多等待；
• 基于分頻的時鐘控制，外部時鐘頻率要高于內(nèi)部采樣時鐘N+1倍或以上；

采用異步時鐘的結(jié)構(gòu)能夠有效解決其關(guān)鍵問題：外部時鐘無需N+1倍于內(nèi)部采樣時鐘，降低了對外部時鐘速度和精度的要求，簡化了電路設(shè)計；異步時鐘下電路模塊在傳遞信號的時候沒有等待問題，時間延遲小。因此異步時鐘的SAR ADC是目前SAR ADC的主流解決方案。

5.Δ-Σ

Δ-Σ ，增量累加ADC。與其他幾種ADC不同，這一類ADC成為過采樣ADC，其采樣率遠(yuǎn)大于2倍信號最高頻率，根據(jù)應(yīng)用場合的不同范圍從20-1000。其他結(jié)構(gòu)如下圖所示。

信號的采樣率越高，噪聲對信號信息的影響就越小，SNR也隨著過采樣率的提高而提高，因此ADC的分辨率也會提高。Δ-Σ 就是通過速度來換取高分辨的一種架構(gòu)。其采樣進(jìn)度能夠達(dá)到24bit。

6. Time-interleaved

Time-interleaved，時間交織ADC。時間交織的核心思想是兩點：多路處理+時鐘交織。其結(jié)構(gòu)如下圖所示。M個采樣率為fs/M的ADC階梯式并行采樣。在第一個采樣時鐘信號到達(dá)的時候把第一個采樣值傳遞個ADC0，第二個時鐘周期來到的時候把第二個采樣值傳遞給ADC1，這樣類推。

Time-interleaved ADC是目前實現(xiàn)多通道ADC采樣的方案，是實現(xiàn)高速ADC的重要方案。但是面臨由多通道導(dǎo)致的失配、面積功耗大、多項為時鐘、輸入信號、參考電壓的生成和分配困難等問題。