ChatGPT能否幫助FPGA設(shè)計(jì)彌補(bǔ)能力的缺失呢？

科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語言模型，使用了許多深度學(xué)習(xí)技術(shù)，可以生成文本內(nèi)容，也可以進(jìn)行文本分類、問答等任務(wù)。這么強(qiáng)大的功能，自然會有很多人想著測試它的能力，讓它設(shè)計(jì)生成一些“代碼”或者“文章”來了解他的能力，而我注意到很少有人用 Verilog 去試試他的能力，所以今天我們?nèi)ピ囈辉?，最后再看看它未來能?a target="_blank">FPGA領(lǐng)域帶來什么。

ChatGPT簡介

FPGA工程師在“軟件”方面能力基本都是比較欠缺的，比如一些腳本等，在這方面ChatGPT能否幫助我們彌補(bǔ)這些能力的缺失？

首先我們先簡單測試一下GPT的HDL編碼能力

下面是GPT給的例程：

GPT BEGIN

以下是一個簡單的流水燈程序：

moduleshift_register(
inputclk,
inputreset,
outputreg[7:0]led
);

reg[7:0]shift_reg;

initialbegin
shift_reg=8'h01;
end

always@(posedgeclk)begin
if(reset)begin
shift_reg<=?8'h01;
????end?else?begin
????????shift_reg?<=?{shift_reg[6:0],?shift_reg[7]};
????end
end

assign?led?=?shift_reg;

endmodule

該模塊包含一個8位移位寄存器，通過時鐘來推進(jìn)并且每個周期將寄存器向左移動一位。模塊還包含一個復(fù)位信號，當(dāng)復(fù)位信號為高時，寄存器將重新置為初始狀態(tài)，并從第二個LED燈開始閃爍。最后，將移位寄存器的輸出分配給LED燈。

GPT END

上面就是GPT生成的代碼，效果很好，基本功能實(shí)現(xiàn)，但是上面代碼不能綜合，有點(diǎn)小BUG，比較簡單，大家自己可以試著看看有什么問題。

接下來我們測試一個復(fù)雜的代碼：

GPT BEGIN

以下是一個簡單的Verilog代碼實(shí)現(xiàn)HDB3編碼器和解碼器。代碼假定輸入信號是一個序列，而不是一個單獨(dú)的位。

modulehdb3_encoder(inputclk,inputrst,input[7:0]data_in,outputreg[7:0]tx_out);

reg[3:0]polarity;
reg[3:0]zero_count;

always@(posedgeclk)begin
if(rst)begin
tx_out<=?8'b00000000;
????????polarity?<=?4'b0000;
????????zero_count?<=?4'b0000;
????end?else?begin
????????if?(data_in?==?8'b00000000)?begin
????????????zero_count?<=?zero_count?+?1;
????????????if?(zero_count?==?4)?begin
????????????????if?(polarity?==?4'b0011)?begin??//?Positive?pulse
????????????????????tx_out?<=?8'b00000010;
????????????????????polarity?<=?4'b1100;
????????????????end?else?begin??//?Negative?pulse
????????????????????tx_out?<=?8'b00000001;
????????????????????polarity?<=?4'b0011;
????????????????end
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????tx_out?<=?8'b00000000;
????????????end
????????end?else?begin
????????????if?(data_in[7]?==?1)?begin??//?Ones?count?as?positive
????????????????if?(polarity?==?4'b1100)?begin??//?Positive?pulse
????????????????????tx_out?<=?8'b00000010;
????????????????????polarity?<=?4'b0011;
????????????????end?else?begin??//?No?pulse
????????????????????tx_out?<=?data_in;
????????????????????polarity?<=?polarity?+?1;
????????????????end
????????????????zero_count?<=?0;
????????????end?else?begin??//?Zeros?alternate
????????????????if?(polarity?==?4'b0011)?begin??//?Negative?pulse
????????????????????tx_out?<=?8'b00000001;
????????????????????polarity?<=?4'b1100;
????????????????end?else?begin??//?No?pulse
????????????????????tx_out?<=?data_in;
????????????????????polarity?<=?polarity?+?1;
????????????????end
????????????????zero_count?<=?0;
????????????end
????????end
????end
end

endmodule


module?hdb3_decoder(
input?clk,
input?rst,
input?[7:0]?rx_in,
output?reg?[7:0]?data_out,
output?reg?valid
);

reg?[3:0]?polarity;
reg?[3:0]?zero_count;

always?@(posedge?clk)?begin
????if?(rst)?begin
????????data_out?<=?8'b00000000;
????????polarity?<=?4'b0000;
????????zero_count?<=?4'b0000;
????????valid?<=?0;
????end?else?begin
????????if?(rx_in?==?8'b00000000)?begin
????????????zero_count?<=?zero_count?+?1;
????????????if?(zero_count?==?4)?begin
????????????????if?(polarity?==?4'b0011)?begin??//?Positive?pulse
????????????????????data_out?<=?8'b00000000;
????????????????????valid?<=?1;
????????????????end?else?if?(polarity?==?4'b1100)?begin??//?Negative?pulse
????????????????????data_out?<=?8'b00000000;
????????????????????valid?<=?1;
????????????????end
????????????????polarity?<=?4'b0000;
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?0;
????????????end
????????end?else?begin
????????????if?(rx_in?==?8'b00000010)?begin??//?Positive?pulse
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?1;
????????????????polarity?<=?4'b0011;
????????????????zero_count?<=?0;
????????????end?else?if?(rx_in?==?8'b00000001)?begin??//?Negative?pulse
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?1;
????????????????polarity?<=?4'b1100;
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????data_out?<=?rx_in;
????????????????polarity?<=?polarity?+?1;
????????????????if?(polarity?==?4'b1111)
????????????????????polarity?<=?4'b0000;
????????????????zero_count?<=?0;
????????????????valid?<=?1;
????????????end
????????end
????end
end

endmodule

GPT END

對于剛接觸這個行業(yè)的人，上面的代碼足夠給初學(xué)者提供一個代碼思路，順著這個思路進(jìn)行修改理解，很快就可以實(shí)現(xiàn)一個復(fù)雜一點(diǎn)的Verilog代碼。

我們在使用Vivado時候，TCL也是一個重要的腳本語言，需要我們熟練掌握，首先我們讓GPT給我們出一個無GUI創(chuàng)建工程的示例：

GPT BEGIN

以下是一個簡單的Vivado無GUI的TCL工程腳本示例：

#設(shè)置工程名和工作目錄
setproject_name"my_project"
setproject_dir"/path/to/project/dir"

#創(chuàng)建工程
create_project$project_name$project_dir-partxcku115-flvb2104-2-e-force

#添加源文件
add_files-norecurse/path/to/source/file1.v
add_files-norecurse/path/to/source/file2.v

#設(shè)置仿真模塊
set_propertysimulator_languageVerilog[current_project]
set_propertytop_modulemy_top_module[current_fileset]

#運(yùn)行綜合
synth_design

#運(yùn)行實(shí)現(xiàn)
implement_design

#導(dǎo)出比特文件
write_bitstream-force/path/to/bitstream_file.bit

這只是一個基本示例，實(shí)際的腳本可能需要更多的命令和參數(shù)來完成所需的操作。您可以參考Vivado的TCL命令參考手冊來學(xué)習(xí)更多使用方式。

GPT END

基本命令都是有的，每一個命令的中文注釋都有，真的方便極了。

此外，還嘗試了寫小作文，爬蟲等都是可以完成一個完整度較高的答案。

總的來說，ChatGPT 給我留下了深刻的印象，因?yàn)樗梢陨珊偷a，就像正在與辦公室里的另一位工程師交談一樣。不過它的功能也有限。也就是說，它可以在幾分鐘內(nèi)提供一個很好的開發(fā)起點(diǎn)和一個可行的框架。

由于GPT的中文訓(xùn)練量遠(yuǎn)遠(yuǎn)不及英文的，所以在這方面會有一些欠缺，隨著發(fā)展的越來越快，以下是本人覺得的發(fā)展方向：

首先，ChatGPT可以作為一個問答機(jī)器人，對設(shè)計(jì)人員的問題進(jìn)行回答。設(shè)計(jì)人員可以向ChatGPT提問關(guān)于FPGA的問題，比如FPGA的官方文檔、產(chǎn)品手冊、參考設(shè)計(jì)、IP核等內(nèi)容，ChatGPT會根據(jù)用戶提問的問題提供最佳答案，同時在一些FPGA大廠進(jìn)行訓(xùn)練后的情景肯定完美。這對于剛剛接觸FPGA的設(shè)計(jì)人員來說，肯定是一個非常好的學(xué)習(xí)工具。

其次，ChatGPT可以協(xié)助設(shè)計(jì)人員進(jìn)行設(shè)計(jì)驗(yàn)證和測試。在設(shè)計(jì)過程中，由于各種器件互相影響，可能會出現(xiàn)很多問題，如電性能等。ChatGPT可以根據(jù)設(shè)計(jì)人員的需求，給出適當(dāng)?shù)姆椒ê筒襟E，以協(xié)助驗(yàn)證功能、測試性能和診斷問題。此功能可以幫助設(shè)計(jì)人員提高設(shè)計(jì)質(zhì)量、加快設(shè)計(jì)速度，并避免出現(xiàn)故障。

第三，ChatGPT可以協(xié)助設(shè)計(jì)人員優(yōu)化設(shè)計(jì)流程。設(shè)計(jì)FPGA需要計(jì)算資源和時間，設(shè)計(jì)人員需要花費(fèi)大量時間來優(yōu)化設(shè)計(jì)，例如電路拓?fù)?、時序約束等。ChatGPT可以根據(jù)經(jīng)驗(yàn)、文獻(xiàn)和實(shí)踐，為設(shè)計(jì)人員提供優(yōu)化建議，幫助提高設(shè)計(jì)效率和質(zhì)量。

最后，ChatGPT還可以協(xié)助設(shè)計(jì)人員進(jìn)行調(diào)試和維護(hù)工作。FPGA設(shè)計(jì)一旦完成，像其他電路一樣，也需要進(jìn)行維護(hù)和調(diào)試工作，比如在更新版本或漏洞修復(fù)時。ChatGPT可以為設(shè)計(jì)人員提供有關(guān)這些方面的幫助，從而使他們更好地處理問題。

對于我們個人來說，其實(shí)用GPT作為自己的個人助手，平時用來記一些筆記、知識點(diǎn)，都是很完美的“容器”。

總之，ChatGPT作為一款人工智能聊天工具，將來能夠?yàn)镕PGA設(shè)計(jì)人員提供許多便利?；卮饐栴}、協(xié)助設(shè)計(jì)驗(yàn)證和測試、優(yōu)化設(shè)計(jì)流程、協(xié)助調(diào)試和維護(hù)。這一切都可以幫助設(shè)計(jì)人員提高設(shè)計(jì)質(zhì)量和效率，節(jié)省時間和成本。

審核編輯：劉清