3D DRAM還能這樣玩？

由于受到半導(dǎo)體材料、制造技術(shù)和成本等的限制，如何發(fā)展芯片就成為了大家的關(guān)注重點(diǎn)。尤其是在存儲(chǔ)方面，緊隨NAND Flash的步伐，DRAM也走上了3D之路。日前，來自東京東京工業(yè)大學(xué)的科學(xué)家發(fā)表了一篇論文，并在其中闡述了一種名為BBcube的 3D DRAM 堆棧設(shè)計(jì)，其頂部配有處理器，可以提供比高帶寬內(nèi)存 (HBM) 高四倍的帶寬和五分之一的位訪問能量。

根據(jù)該研究團(tuán)隊(duì)負(fù)責(zé)人 Takayuki Ohba 教授所說：“BBCube 3D 有潛力實(shí)現(xiàn)每秒 1.6 TB 的帶寬，比 DDR5 高 30 倍，比 HBM2E 高四倍?！倍诒疚闹?，我們摘譯了其關(guān)于3D DRAM的一些描述，以其給大家一些參考。更多詳細(xì)內(nèi)容，請(qǐng)大家點(diǎn)擊文末的原文查看。

以下為論文摘譯：

隨著特征尺寸的不斷減小，半導(dǎo)體器件和計(jì)算機(jī)系統(tǒng)也在不斷發(fā)展。另一方面，自 20 世紀(jì) 80 年代以來，人們主要從單片IC的角度考慮三維技術(shù)。從20世紀(jì)90年代末開始，3D技術(shù)被廣泛研究用于混合結(jié)構(gòu)，包括從芯片級(jí)到晶圓級(jí)的封裝，例如如何堆疊半導(dǎo)體元件以及如何通過TSV等垂直互連在堆疊的芯片之間進(jìn)行連接。

按照這一趨勢(shì)，計(jì)算機(jī)系統(tǒng)體積將達(dá)到50 mm3，功耗將達(dá)到0.5 mW 。即使在如此小型的計(jì)算機(jī)中，也需要高性能和大存儲(chǔ)容量，同時(shí)又不犧牲功率效率和散熱。然而，傳統(tǒng)的二維（2D）縮放和三維（3D）集成方法，例如高帶寬內(nèi)存（HBM）中使用的方法，由于制造成本和所需的良率而不可避免地面臨經(jīng)濟(jì)危機(jī)。

克服這些問題的一種有前途的方法是將 3D 堆疊與高吞吐量相結(jié)合，即使用WOW和COW技術(shù)將共集成擴(kuò)展到三維（z 方向） 。具體來說，多晶圓堆疊的 z 高度必須很小，這意味著裸片之間不應(yīng)有凸塊，并且裸片應(yīng)該很薄，這是 BBCube 的主要特點(diǎn)，而且，由于 TSV 長度短和高密度信號(hào)并行性，它可以實(shí)現(xiàn)高帶寬和低功耗。又因?yàn)楦呙芏?TSV 能充當(dāng)熱管，因此，即使在 3D 結(jié)構(gòu)中，也可以實(shí)現(xiàn)低溫。

二維縮放的制造成本危機(jī)

在討論大批量制造的3D集成之前，有必要調(diào)查一下半導(dǎo)體技術(shù)發(fā)展的現(xiàn)狀和未來前景。

由于所需的昂貴的光刻工藝和設(shè)施，傳統(tǒng)的二維縮放將面臨嚴(yán)重的經(jīng)濟(jì)危機(jī)。降低成本需要采用先進(jìn)的光刻技術(shù)，加上缺陷監(jiān)控系統(tǒng)等外圍支持設(shè)施，占生產(chǎn)線總成本的三分之一到四分之一。此外，由于不可避免的隱形缺陷減少，位成本在 20 nm 節(jié)點(diǎn)附近飽和。同時(shí)，除非有足夠的良率，否則即使采用高分辨率光刻，總成本也會(huì)增加。這是集成多個(gè)小型微處理器裸片（chiplet）的主要原因。

簡(jiǎn)而言之，雖然縮小芯片尺寸很有用，但就資本投資而言，這種微縮是極其繁重的。迄今為止，我們已經(jīng)對(duì)新制造設(shè)施（Fab）進(jìn)行了大規(guī)模投資，考慮到未來兩到三代的技術(shù)將在沒有任何重大技術(shù)變化的情況下可用。這是基于半導(dǎo)體領(lǐng)域的經(jīng)驗(yàn)規(guī)則，即由于涉及產(chǎn)品銷售和設(shè)施折舊之間的權(quán)衡，投資后幾代才能獲得利潤。

根據(jù)這一經(jīng)驗(yàn)規(guī)則，對(duì)最近開發(fā)的7納米技術(shù)的投資需要考慮其對(duì)2-3納米技術(shù)的適用性。對(duì)于 ArF (λ = 193 nm)，需要采用浸沒式光刻、一層的雙重或四重圖案化來滿足這些關(guān)鍵圖案尺寸。極紫外（EUV；λ = 13.5 nm）光刻有可能在一步中實(shí)現(xiàn)圖案化，因此 EUV 優(yōu)于 ArF。然而，EUV***的價(jià)格超過1.2億美元，是 ArF 浸沒式 (iArF) ***的兩倍以上，但其當(dāng)前的吞吐量小于 iArF 機(jī)器。

換算成當(dāng)前大型晶圓廠的處理能力（例如每月5萬片來料晶圓），基于此系統(tǒng)性能，EUV技術(shù)將需要約20億美元的投資。假設(shè)每一代人的終生銷售額約為相應(yīng)商業(yè)投資的10倍，則該投資所需的相應(yīng)市場(chǎng)規(guī)模將超過200億美元。盡管這一估計(jì)是基于 2020 年全球半導(dǎo)體銷售額 4400 億美元來做的，但對(duì)于一種產(chǎn)品和一家制造商來說，這一市場(chǎng)規(guī)模并不現(xiàn)實(shí)。

總而言之，從行業(yè)經(jīng)濟(jì)角度來看，這是二維縮放的限制之一，市場(chǎng)目前很難找到勝利的場(chǎng)景，尤其是在納米節(jié)點(diǎn)之外。

在本文中，我們會(huì)介紹由東京工業(yè)大學(xué)創(chuàng)新研究所推出的一種BBCube解決方案在3D DRAM實(shí)現(xiàn)的一種解決方案。

BBCube技術(shù)介紹

通過三維堆疊結(jié)合傳統(tǒng)的二維集成將結(jié)構(gòu)延伸到垂直空間（z方向）有望克服上述問題。BBCube的概念是下一代 2.5D（side-by-side arrays）和 3D 堆棧系統(tǒng)問題的解決方案，其中器件芯片和中介層無凸塊連接。

下圖顯示了使用 TSV 的凸塊互連和無凸塊互連的比較，假設(shè)一個(gè)內(nèi)存核心有 8 個(gè)芯片，一個(gè)邏輯控制器。由于采用凸塊連接的片上芯片 (COC) 技術(shù)形成的芯片級(jí)堆疊需要拾取和放置來進(jìn)行芯片轉(zhuǎn)移，因此芯片厚度受到機(jī)械剛度要求和翹曲的限制，導(dǎo)致芯片間距約為80–100 微米。機(jī)械剛度隨著裸片厚度的增加而降低。

由于使用支撐晶圓減薄后的鍵合工藝可以將硅晶圓減薄至 4 μm，而不會(huì)降低器件特性，因此包括器件層和粘合層在內(nèi)的晶圓總厚度僅為 10 至 20 μm。這是使用 TSV 的傳統(tǒng)凸塊互連厚度的 1/3 至 1/5。因此，即使堆疊的晶圓數(shù)量為100，我們假設(shè)晶圓厚度為10μm，那么堆疊后的總厚度為1mm。該總高度滿足當(dāng)前的封裝標(biāo)準(zhǔn)。在這些多級(jí)堆疊工藝之后，當(dāng)四個(gè)、八個(gè)、十六個(gè)等這些器件與由30Gb/cm2 的存儲(chǔ)密度制造的傳統(tǒng)存儲(chǔ)器件堆疊時(shí)例如，采用22nm技術(shù)，3D存儲(chǔ)器件的總?cè)萘靠梢苑謩e線性增加到120Gb、240Gb、480Gb等，如下圖所示。

通過堆疊40層可以實(shí)現(xiàn)太比特容量的3D存儲(chǔ)器。相比之下，要使用極端縮放的單個(gè)晶圓實(shí)現(xiàn)等效容量，將需要1 nm節(jié)點(diǎn)技術(shù)，其等效尺寸約為0.23 nm的Si-Si鍵長dSi-Si的四倍。因此，不僅需要針對(duì) 3D 晶體管的創(chuàng)新技術(shù)，還需要針對(duì) 3D 芯片堆棧的創(chuàng)新技術(shù)。

考慮到技術(shù)路線圖，縮放技術(shù)和制造 3D 結(jié)構(gòu)技術(shù)的問題通常會(huì)分開討論。人們認(rèn)為封裝可以負(fù)責(zé)3D結(jié)構(gòu)。然而，這兩種技術(shù)并不總是相互排斥的。通過使用3D高密度集成技術(shù)與量產(chǎn)技術(shù)相結(jié)合，微縮技術(shù)將不再受到嚴(yán)格的要求。換句話說，可以確保足夠長的學(xué)習(xí)時(shí)間，并且通過集中控制代際差異和縮短流程，可以預(yù)期進(jìn)一步降低成本。

下圖顯示了芯片間連接的芯片級(jí)配置示意圖。該配置是從并排到芯片堆棧的演變，以減少信號(hào)延遲、IR 壓降和封裝板上的占用空間。BBCube 是滿足這些要求的候選者之一。無凸塊連接和超薄化可實(shí)現(xiàn)最短的布線和高密度 TSV，并改善晶圓堆疊中的錯(cuò)位。高密度 TSV 非常有用，因?yàn)椴⑿?a href="http://srfitnesspt.com/v/tag/1301/" target="_blank">通信可提供高帶寬。根據(jù)上述功能，BBCube架構(gòu)為長期以來關(guān)于高密度LSI中信號(hào)傳播、功率分配和散熱的討論提供了解決方案。

事實(shí)上，由于凸點(diǎn)間距的限制，最近的高帶寬存儲(chǔ)器（HBM）的帶寬趨于飽和，如下圖所示。但就 BBCube 而言，由于 BBCube 使用高密度 TSV 和新穎的內(nèi)存架構(gòu)，因此可以實(shí)現(xiàn)高一個(gè)數(shù)量級(jí)的帶寬。根據(jù)WOW聯(lián)盟的說法，考慮到鍵合對(duì)準(zhǔn)的成熟度，TSV間距將每三年縮小一次。

基于BBCube的DRAM

眾所周知，計(jì)算系統(tǒng)歷史上存在三個(gè)關(guān)鍵挑戰(zhàn)：（1）尺寸減小，（2）功耗降低，（3）速度提高。在這些關(guān)鍵要素中，尺寸減小是最迫切的挑戰(zhàn)，因?yàn)榈凸暮透咚俣伎梢酝ㄟ^尺寸減小本身來實(shí)現(xiàn)。下圖顯示了計(jì)算系統(tǒng)路線圖。根據(jù)推斷趨勢(shì)，到2035年，目標(biāo)器件體積將達(dá)到50 mm3，功耗為0.5 mW。這樣的設(shè)備可能類似于人工智能機(jī)器蜜蜂，具有 CPU/GPU、DRAM、NAND 閃存和傳感器。它將服務(wù)于人類用戶，讓AI機(jī)器蜂可以觀察用戶周圍的環(huán)境，保護(hù)用戶，并充當(dāng)行政秘書。

具有微凸塊的TSV通常用于高帶寬存儲(chǔ)器（HBM），如圖29所示。然而，使用微凸塊時(shí)存在幾個(gè)問題。一個(gè)主要問題是，即使是 HBM 也很難跟上 GPU 或 CPU 速度的提高。例如，NVIDIA生產(chǎn)的Pascal的處理速度為1TB/s，因此必須使用四組256GB/s的HBM。GPU/CPU供應(yīng)商不斷努力提高其產(chǎn)品的速度，例如提高到2TB/s和4TB/s，重點(diǎn)關(guān)注AI系統(tǒng)。HBM 必須將 I/O 引腳速度提高 2.5 倍，例如從2.0 Gb/s/pin提升到 5.0 Gb/s/pin ，因此，功率和熱量也將增加。

如圖所示，具有競(jìng)爭(zhēng)力的 BBCube DRAM 結(jié)構(gòu)是一種能夠通過無凸塊 TSV 實(shí)現(xiàn) 8 芯片堆疊的結(jié)構(gòu)。通過增加通道數(shù)量并降低 TSV 阻抗，應(yīng)該可以實(shí)現(xiàn) 1、4 和 8 TB/s 的超高帶寬。

從上圖我們可以看到HBM 數(shù)據(jù)帶寬路線圖。通過實(shí)現(xiàn)因 I/O 數(shù)量增加而帶來的并行性增強(qiáng)，預(yù)計(jì)沒有任何bumps的 HBM 帶寬將不斷增加。至于I/O功耗，bumpless HBM的第一個(gè)目標(biāo)是當(dāng)前HBM2的三十分之一，如下圖所示。

根據(jù)I/O 數(shù)量，我們還能從下圖獲得了帶凸塊 HBM2 和無凸塊HBM的數(shù)據(jù)帶寬和I/ O緩沖功率。

據(jù)統(tǒng)計(jì)，無凸塊HBM 可通過將 I/O 數(shù)量增加到 1 K、10 K 和 100 K 來實(shí)現(xiàn)超高數(shù)據(jù)帶寬，并可通過采用四相屏蔽 I/O 方案減少 I/O 引腳頻率，以將 I/O buffer功率降低至 1/2 或 1/4。

在實(shí)際測(cè)試中，從下圖a我們可以看到該方案的 TSV 電容的頻率特性。由于慢波（slow-wave）模式，它增加到 3 GHz 以下。下圖b則指出，襯墊厚度（liner thickness）決定了 3 GHz 以下的 TSV 電容。TSV 直徑和 Si 厚度也決定了 TSV 電容，可以通過采用 BBCube 來減小 TSV 電容。

如圖上圖c、TSV間距不影響TSV電容。因此，當(dāng)TSV直徑為5μm時(shí)，BBCube能夠在不增加電容的情況下將TSV間距縮短至11μm。此外，當(dāng)TSV直徑為2μm時(shí)，BBCube能夠?qū)SV間距縮短至5.5μm。與傳統(tǒng)3DI相比，BBCube的TSV電容變?yōu)?/20。如上圖d所示，TSV 電阻的頻率依賴性由于集膚效應(yīng)（skin effect）而在 5 GHz 以上增加，但這高于 BBCube 的工作頻率，因此沒有任何影響。

此外，由于DRAM cell的溫度會(huì)影響其保留時(shí)間并限制堆棧數(shù)量。因此，研究人員還對(duì)堆疊式 DRAM 進(jìn)行了熱分析。

從技術(shù)上看，BBCube 中的 TSV 直接連接到底部裸片，而對(duì)于傳統(tǒng) 3DI，需要在 TSV 之間放置焊料和 BEOL 層，這會(huì)增加熱阻。BBCube 情況下的熱阻是傳統(tǒng) 3DI 的 1/4。下圖則顯示了室溫下堆疊 DRAM 頂部與DRAM Cell最高溫度的溫度差。在堆疊DRAM的底部，HBM 和 BBCube 中均放置了具有相同功耗的基礎(chǔ)裸片。對(duì)于具有 9 個(gè)堆棧的 BBCube，由于熱阻較低，DRAM 單元溫度差異為 8.3 °C。即使堆疊 34 個(gè)芯片，BBCube 中的溫差仍為 16 °C，大約是堆疊 8 個(gè)芯片的 HBM 的三分之二。BBCube 允許堆疊的芯片數(shù)量是 HBM 的 4 倍。這使得使用 16 Gb DRAM 芯片的內(nèi)存容量達(dá)到 64 GB。

總結(jié)

由于器件結(jié)構(gòu)后微縮時(shí)代的需求，三維集成技術(shù)預(yù)計(jì)將得到越來越多的采用。通過這樣做，當(dāng)堆疊微米厚度的晶圓時(shí)，總厚度減小，晶體管容量與晶圓數(shù)量成比例增加。增加 TSV 互連密度可在不犧牲能源效率的情況下實(shí)現(xiàn) TB 級(jí)帶寬。功耗和散熱對(duì)于高密度模塊（例如 2.5D 和 3D 系統(tǒng)）尤其重要。

2.5D不是一個(gè)物理術(shù)語，是指將HBM、GPU（圖形處理單元）、MPU等三維存儲(chǔ)器整合并集成在一個(gè)中介層上的高速、高帶寬系統(tǒng)，是一種后端進(jìn)程的總稱。最近幾年，它已成為一種將具有不同功能的多個(gè)芯片和無源元件組合到一個(gè)系統(tǒng)模塊中的產(chǎn)品差異化技術(shù)。本文作者的研究組織“WOW Alliance”提出了使用 WOW 和 COW 流程的 BBCube 架構(gòu)，適用于包括無源器件的 2.5D 和 3D 系統(tǒng)。

隨著堆疊晶圓數(shù)量的增加，制造中使用晶圓的數(shù)量也成比例增加。最近已采用每月8萬片晶圓的量產(chǎn)。為了保持 8 片 DRAM 晶圓堆疊的相同吞吐量，每月使用的晶圓數(shù)量將為 640,000 片。在不考慮設(shè)備成本和運(yùn)行成本的情況下，增加制造工廠的規(guī)模是可能的。然而，占地八倍的生產(chǎn)線可能無法平衡生產(chǎn)成本。因此，在未來，在這種情況下，可能會(huì)重新考慮擴(kuò)大晶圓尺寸或替代方法，例如減少總工藝步驟與非常高產(chǎn)量的組合。

如果提高晶圓堆疊的對(duì)準(zhǔn)精度，每平方厘米大約可以形成1至1000萬個(gè)TSV。如此大規(guī)模的 I/O 對(duì)于 DRAM 堆疊來說太高了，但如果 TSV 的縮小和布局靈活性的發(fā)展，將有可能單獨(dú)堆疊 MPU 邏輯和 SRAM 緩存。如果電源分配和接地可以位于SRAM單元的正下方，則可以實(shí)現(xiàn)穩(wěn)定的電流和<0.7V的低施加電壓和低噪聲，因?yàn)樗鼈兛梢酝ㄟ^微米級(jí)短互連以等效長度和高并行性連接。這種高密度 TSV 互連與 BBCube（低功耗）相結(jié)合將有助于減少 3D 系統(tǒng)的多余熱量。

總之，正如所討論的，通過采用三維集成技術(shù)可以實(shí)現(xiàn)半導(dǎo)體路線圖的下一步。雖然需要開發(fā)高生產(chǎn)率的3DI技術(shù)，例如前端晶圓技術(shù)，但許多成熟的工藝都可以應(yīng)用。因此，3DI的新技術(shù)只是薄化和堆疊工藝。這些技術(shù)也可以得到改進(jìn)，因?yàn)橛衼碜郧岸说谋娝苤募夹g(shù)和新穎的候選材料，這些技術(shù)有望通過應(yīng)用在半導(dǎo)體行業(yè)多年獲得的專業(yè)知識(shí)而變得成熟。

審核編輯：劉清