封測(cè)：TSV研究框架

1 后摩爾時(shí)代，先進(jìn)封裝成為提升芯片性能重要解法

1.1 摩爾定律放緩，先進(jìn)封裝日益成為提升芯片性能重要手段隨著摩爾定律放緩，芯片特征尺寸接近物理極限，先進(jìn)封裝成為提升芯片性能，延續(xù)摩爾定律的重要手段。先進(jìn)封裝是指處于前沿的封裝形式和技術(shù)，通過(guò)優(yōu)化連接、在同一個(gè)封裝內(nèi)集成不同材料、線寬的半導(dǎo)體集成電路和器件等方式，提升集成電路的連接密度和集成度。當(dāng)前全球芯片制程工藝已進(jìn)入3-5nm區(qū)間，接近物理極限，先進(jìn)制程工藝芯片的設(shè)計(jì)難度、工藝復(fù)雜度和開(kāi)發(fā)成本大幅增加，摩爾定律逐漸失效，半導(dǎo)體行業(yè)進(jìn)入“后摩爾時(shí)代”。前道制程工藝發(fā)展受限，但隨著AI等新興應(yīng)用場(chǎng)景快速發(fā)展，芯片性能要求日益提高，越來(lái)越多集成電路企業(yè)轉(zhuǎn)向后道封裝工藝尋求先進(jìn)技術(shù)方案，以確保產(chǎn)品性能的持續(xù)提升。先進(jìn)封裝技術(shù)應(yīng)運(yùn)而生，在“后摩爾時(shí)代”逐步發(fā)展為推動(dòng)芯片性能提升的主要研發(fā)方向。

先進(jìn)封裝有多種分類標(biāo)準(zhǔn)，是否有焊線或光刻工序是其中一種區(qū)分方式。傳統(tǒng)封裝不涉及光刻工序，切割后的晶圓通過(guò)焊線工藝實(shí)現(xiàn)芯片與引線框架的電性連接，從而完成芯片內(nèi)外部的連通。先進(jìn)封裝主要利用光刻工序?qū)崿F(xiàn)線路重排（RDL）、凸塊制作（Bumping）及三維硅通孔（TSV）等工藝技術(shù)，涉及涂膠、曝光、顯影、電鍍、去膠、蝕刻等工序。

1.2 先進(jìn)封裝份額占比提升，2.5D/3D封裝增速領(lǐng)先先進(jìn)封裝
AI帶動(dòng)先進(jìn)封裝需求。TrendForce報(bào)告指出，聊天機(jī)器人等生成式AI應(yīng)用爆發(fā)式增長(zhǎng)，帶動(dòng)2023年AI服務(wù)器開(kāi)發(fā)大幅擴(kuò)張。這種對(duì)高端AI服務(wù)器的依賴，需要使用高端AI芯片，這不僅將拉動(dòng)2023~2024年HBM的需求，而且預(yù)計(jì)還將在2024年帶動(dòng)先進(jìn)封裝產(chǎn)能增長(zhǎng)30~40%。先進(jìn)封裝增速高于整體封裝，2.5D/3D封裝增速居先進(jìn)封裝之首。根據(jù)Yole，2021年，先進(jìn)封裝市場(chǎng)規(guī)模約375億美元，占整體封裝市場(chǎng)規(guī)模的44%，預(yù)計(jì)到2027年將提升至占比53%，約650億美元，CAGR21-27為9.6%，高于整體封裝市場(chǎng)規(guī)模CAGR21-27 6.3%。先進(jìn)封裝中的2.5D/3D封裝多應(yīng)用于(x)PU, ASIC, FPGA, 3D NAND, HBM, CIS等，受數(shù)據(jù)中心、高性能計(jì)算、自動(dòng)駕駛等應(yīng)用的驅(qū)動(dòng)，2.5D/3D封裝市場(chǎng)收入規(guī)模CAGR21-27高達(dá)14%，在先進(jìn)封裝多個(gè)細(xì)分領(lǐng)域中位列第一。

1.3 先進(jìn)封裝處于晶圓制造與封測(cè)的交叉區(qū)域先進(jìn)封裝處于晶圓制造與封測(cè)制程中的交叉區(qū)域，涉及IDM、晶圓代工、封測(cè)廠商。先進(jìn)封裝要求在晶圓劃片前融入封裝工藝步驟，具體包括應(yīng)用晶圓研磨薄化、重布線（RDL）、凸塊制作（Bumping）及硅通孔（TSV）等工藝技術(shù)，涉及與晶圓制造相似的光刻、顯影、刻蝕、剝離等工序步驟，從而使得晶圓制造與封測(cè)前后道制程中出現(xiàn)中道交叉區(qū)域，如圖表4所示。前后道大廠爭(zhēng)先布局先進(jìn)封裝，競(jìng)爭(zhēng)格局較為集中。后摩爾時(shí)代，先進(jìn)制程成本快速提升，一些晶圓代工大廠發(fā)展重心正在從過(guò)去追求更先進(jìn)納米制程，轉(zhuǎn)向封裝技術(shù)的創(chuàng)新。諸如臺(tái)積電、英特爾、三星、聯(lián)電等芯片制造廠商紛紛跨足封裝領(lǐng)域。先進(jìn)封裝競(jìng)爭(zhēng)格局較為集中，全球主要的6家廠商，包括2家IDM廠商(英特爾、三星)，一家代工廠商(臺(tái)積電)，以及全球排名前三的封測(cè)廠商(日月光、Amkor、JCET)，共處理了超過(guò)80%的先進(jìn)封裝晶圓。

2 TSV：硅通孔，先進(jìn)封裝關(guān)鍵技術(shù)2.1 TSV：硅通孔技術(shù)，芯片垂直堆疊互連的關(guān)鍵技術(shù)TSV（Through Silicon Via），硅通孔技術(shù)，是通過(guò)硅通道垂直穿過(guò)組成堆棧的不同芯片或不同層實(shí)現(xiàn)不同功能芯片集成的先進(jìn)封裝技術(shù)。TSV主要通過(guò)銅等導(dǎo)電物質(zhì)的填充完成硅通孔的垂直電氣互連，減小信號(hào)延遲，降低電容、電感，實(shí)現(xiàn)芯片的低功耗、高速通信，增加帶寬和實(shí)現(xiàn)器件集成的小型化需求。此前，芯片之間的大多數(shù)連接都是水平的，TSV的誕生讓垂直堆疊多個(gè)芯片成為可能。Wire bonding（引線鍵合）和Flip-Chip（倒裝焊）的Bumping（凸點(diǎn)）提供了芯片對(duì)外部的電互連，RDL(再布線)提供了芯片內(nèi)部水平方向的電互連，TSV則提供了硅片內(nèi)部垂直方向的電互連。

2.2 TSV三種主要應(yīng)用方向：背面連接、2.5D封裝、3D封裝TSV有多種用途（如圖表7），可大致分為3種（如圖表8）：(a) 垂直的背面連接，無(wú)芯片堆疊，如“簡(jiǎn)單的背面連接”。TSV位于有源晶粒（active die）中，用于連接至晶圓背面的焊盤（bond pad）；(b) 2.5D封裝。晶粒（die）連接至硅中介層（interposer），TSV在中介層中；(c) 3D封裝。TSV位于有源晶粒中，用于實(shí)現(xiàn)芯片堆疊。

（a）TSV作為簡(jiǎn)單背面連接：用于CIS和鍺化硅（SiGe）功率放大器TSV三種主要應(yīng)用方式中，簡(jiǎn)單的背面連接結(jié)構(gòu)是技術(shù)難度最低的，也是TSV技術(shù)首次大規(guī)模投入生產(chǎn)時(shí)的應(yīng)用方向，如CMOS圖像傳感器（CIS）、SiGe功率放大器兩個(gè)產(chǎn)品就應(yīng)用了TSV技術(shù)。將TSV用于CMOS圖像傳感器有許多優(yōu)點(diǎn)：1）使用TSV代替引線鍵合可以減小相機(jī)模組的尺寸（如圖表10）。2）簡(jiǎn)化了圖像傳感器的晶圓級(jí)封裝（WLP）（如圖表11）。WLP工藝的第一步是將玻璃晶圓附著到圖像傳感器的正面，防止光刻膠(抗蝕劑)微透鏡在組裝過(guò)程中受到損壞和污染，然而安裝好玻璃晶圓后會(huì)使從晶圓正面到焊盤的連接途徑受阻，TSV通過(guò)簡(jiǎn)化晶圓級(jí)封裝，對(duì)此問(wèn)題提供了簡(jiǎn)易的解決方法。

（b）TSV應(yīng)用于2.5D封裝：FPGA

與簡(jiǎn)單的背面連接相比，2.5D先進(jìn)封裝的硅中介層需要更小的TSV間距（≤50 μm），因此需要更先進(jìn)的TSV工藝?，F(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）器件是最早使用硅中介層的產(chǎn)品之一：硅中介層可以使芯片間密切連接，整合后的結(jié)構(gòu)看起來(lái)像單個(gè)大尺寸的FPGA芯片，解決了早期直接構(gòu)建單個(gè)大尺寸FPGA芯片的技術(shù)難題。

（c）TSV應(yīng)用于3D封裝：存儲(chǔ)器堆疊存儲(chǔ)器堆疊是首批應(yīng)用3D堆疊TSV結(jié)構(gòu)的產(chǎn)品之一，和2.5D封裝中硅中介層對(duì)TSV間距的需求相似，但實(shí)際應(yīng)用中難度更高，例如寬I/O DRAM設(shè)備。使用寬 I/O DRAM 和芯片堆疊的優(yōu)勢(shì)包括封裝高度降低40%，功耗降低50%，帶寬增加6倍。

2.3 國(guó)內(nèi)封測(cè)廠TSV布局情況：多家頭部廠商已有布局內(nèi)資封測(cè)廠商向TSV等先進(jìn)封裝領(lǐng)域突破。全球半導(dǎo)體產(chǎn)業(yè)經(jīng)歷二次產(chǎn)業(yè)轉(zhuǎn)移，目前處于第三次產(chǎn)業(yè)轉(zhuǎn)移的進(jìn)程之中，作為半導(dǎo)體領(lǐng)域壁壘相對(duì)較低的領(lǐng)域，封測(cè)產(chǎn)業(yè)目前主要轉(zhuǎn)移至亞洲區(qū)域，主要包括中國(guó)大陸、中國(guó)臺(tái)灣、東南亞等。封測(cè)是中國(guó)大陸集成電路發(fā)展最為完善的板塊，技術(shù)能力與國(guó)際先進(jìn)水平比較接近，我國(guó)封測(cè)市場(chǎng)已形成內(nèi)資企業(yè)為主的競(jìng)爭(zhēng)格局。中國(guó)大陸封測(cè)市場(chǎng)目前主要以傳統(tǒng)封裝業(yè)務(wù)為主，經(jīng)過(guò)多年的技術(shù)創(chuàng)新和市場(chǎng)積累，內(nèi)資企業(yè)產(chǎn)品已由DIP、SOP、SOT、QFP等產(chǎn)品向QFN/DFN、BGA、CSP、FC、TSV、LGA、WLP等技術(shù)更先進(jìn)的產(chǎn)品發(fā)展，并且在WLCSP、FC、BGA和TSV等技術(shù)上取得較為明顯的突破，產(chǎn)量與規(guī)模不斷提升，逐步縮小與外資廠商之間的技術(shù)差距，極大地帶動(dòng)我國(guó)封裝測(cè)試行業(yè)的發(fā)展。我國(guó)頭部封測(cè)企業(yè)，如長(zhǎng)電科技、通富微電、華天科技、晶方科技已有采用TSV技術(shù)封裝的產(chǎn)品批量出貨。2.5D/3D封裝所需的晶圓內(nèi)部的加工如TSV加工，硅轉(zhuǎn)接板加工等工序?qū)儆诰A廠擅長(zhǎng)制程，而晶圓，裸芯片(Die)之間的高密度互聯(lián)和堆疊，以及和基板，接點(diǎn)的互聯(lián)技術(shù)屬于芯片后道成品制造環(huán)節(jié)的優(yōu)勢(shì)。應(yīng)用于CoWoS等2.5D/3D先進(jìn)封裝中的TSV技術(shù)對(duì)深寬比等有更高要求，需要用到諸多前道設(shè)備，仍多由晶圓廠來(lái)完成。國(guó)內(nèi)封測(cè)廠則在先進(jìn)封裝平臺(tái)、CIS封裝等領(lǐng)域?qū)SV技術(shù)有所布局。長(zhǎng)電科技的XDFOI技術(shù)平臺(tái)有TSV less和TSV方案。通富微電2021年在高性能計(jì)算領(lǐng)域建成了2.5D/3D封裝平臺(tái)（VISionS）及超大尺寸FCBGA研發(fā)平臺(tái)，并完成高層數(shù)再布線技術(shù)開(kāi)發(fā)，可為客戶提供晶圓級(jí)和基板級(jí)Chiplet封測(cè)解決方案；在存儲(chǔ)器領(lǐng)域，多層堆疊NAND Flash及LPDDR封裝實(shí)現(xiàn)穩(wěn)定量產(chǎn)，并在國(guó)內(nèi)首家完成基于TSV技術(shù)的3DS DRAM封裝開(kāi)發(fā)。華天科技工業(yè)級(jí)12吋TSV-CIS產(chǎn)品已實(shí)現(xiàn)量產(chǎn)。晶方科技應(yīng)用晶圓級(jí)硅通孔（TSV）封裝技術(shù)，聚焦以影像傳感芯片為代表的智能傳感器市場(chǎng)，封裝的產(chǎn)品主要包括CIS芯片、TOF芯片、生物身份識(shí)別芯片、MEMS芯片等，應(yīng)用于智能手機(jī)、安防監(jiān)控數(shù)碼、汽車電子等市場(chǎng)領(lǐng)域。3TSV制造流程及所需設(shè)備

3.1 TSV制造流程以2.5D interposer為例，其制造流程可以分為三大部分：TSV process-Via last or Via middle（TSV孔的制造）、Front side process-Dual Damascene process（正面制程-大馬士革工藝）以及Backside process-Cu Expose & RDL process（背面制程-露銅刻蝕和RDL制程）。每個(gè)部分具體環(huán)節(jié)對(duì)應(yīng)不同設(shè)備及不同指標(biāo)。TSV process：

1）TSV etch：深反應(yīng)離子刻蝕（DRIE）制作TSV孔，可用技術(shù)包括Non-Bosch Process與Bosch Process，其中Non-Bosch很難實(shí)現(xiàn)更高深寬比的刻蝕且效率有限；而B(niǎo)osch工藝由于采用一步刻蝕一步沉積的方式，可以實(shí)現(xiàn)更高深寬比的刻蝕，另外其速率更快，可滿足業(yè)界對(duì)成本與效率的要求。因此該步驟目前首選技術(shù)是基于Bosch工藝的干法刻蝕，使用到感應(yīng)耦合高密度等離子體干法刻蝕機(jī)（ICP）。

2）Post etch clean：使用濕法方式進(jìn)行深孔的清洗，需用到清洗設(shè)備。

3）TSV liner：沉積二氧化硅保護(hù)層liner，可用等離子增強(qiáng)化學(xué)氣相沉積（PECVD）制作介電層；另外由于TSV的深寬比更高，亦用SACVD+PECVD的方式沉積，但是這種沉積方式要求深寬比要小于10:1并且開(kāi)口需要大于10微米；北方華創(chuàng)用PEALD的方式。

4）TSV Barrier/Seed deposition：物理氣相沉積（PVD）制作金屬擴(kuò)散阻擋層（業(yè)界一般使用Ti/TiN或者Ta/TaN，要求連續(xù)，需要滿足最薄厚度的要求；同時(shí)要求有優(yōu)良的粘附性）/種子層（業(yè)界一般使用Cu，要求連續(xù)，需要滿足最薄厚度的要求；同時(shí)頂部不能有over hang），防止金屬擴(kuò)散到硅中或者金屬擴(kuò)散到氧化物中。

5）Cu Filling：用銅/鎢電鍍填孔，要求不留縫隙，同時(shí)盡量減少電鍍過(guò)程中的應(yīng)力；使用ECP。

6）Cu Anneal：電鍍后的退火，因?yàn)殂~在室溫下有自退火效應(yīng)，若不做退火，則給后道的CMP帶來(lái)很大的不穩(wěn)定性，做完退火后銅的晶粒分布更加均勻、晶界數(shù)量減少，增加銅的電遷移的可靠性，電阻率可以降低20%；業(yè)界用立式爐。Front side process-Dual Damascene process包括Via Etch/Trench（Etch Via/Trench的刻蝕）、Post etch clean（刻蝕后的清洗）、Cu barrier/Seed Deposition（阻擋層/種子層的沉積）、ECP（電鍍）以及CMP（化學(xué)機(jī)械拋光去除多余的金屬）。Backside process-Cu Expose & RDL process包括Bonding（臨時(shí)鍵合）、Wafer Thinning（減?。u expose etch（用干法刻蝕的方式把TSV的銅柱露出來(lái)（BFR、BVR工藝））、Post etch clean（濕法清洗）、PECVD（PECVD做鈍化）、CMP SiO2（磨掉銅柱上面的氮化硅，為RDL做準(zhǔn)備）以及RDL制程（Descum、RDL PVD、PIQ、UBM PVD）。3.2 TSV關(guān)鍵工藝設(shè)備及特點(diǎn)TSV生產(chǎn)流程涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及電鍍、清洗、減薄、鍵合等二十余種設(shè)備，其中深孔刻蝕、氣相沉積、銅填充、清洗、CMP去除多余的金屬、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵。1）深孔刻蝕設(shè)備深孔刻蝕是TSV的關(guān)鍵工藝，目前首選技術(shù)是基于Bosch工藝的干法刻蝕。深反應(yīng)等離子刻蝕設(shè)備是感應(yīng)耦合高密度等離子體干法刻蝕機(jī)（Inductively Coupled Plasma Etcher），采用半導(dǎo)體刻蝕機(jī)的成熟技術(shù)，獨(dú)特設(shè)計(jì)的雙等離子體源實(shí)現(xiàn)了對(duì)腔室內(nèi)等離子體密度的均勻控制，滿足硅高深寬比刻蝕工藝的要求。具有穩(wěn)定可靠的工藝性能、寬闊的工藝窗口和良好的工藝兼容性，用于晶片的高深寬比刻蝕。2）氣相沉積設(shè)備氣相沉積設(shè)備主要用于薄膜電路表面的高低頻低應(yīng)力氧化硅等薄膜淀積。設(shè)備具有低溫TEOS工藝沉積氧化硅薄膜，應(yīng)力易調(diào)控，適用于薄膜電路制造中保護(hù)膜層的沉積。設(shè)備應(yīng)具有預(yù)真空室、基片傳送模塊以及工藝模塊等，傳片及工藝過(guò)程自動(dòng)化。絕緣層做好后，通過(guò)物理氣相沉積法（PVD）沉積金屬擴(kuò)散阻擋層和種子層，為后續(xù)的銅填充做好準(zhǔn)備。后續(xù)的電鍍銅填充要求TSV側(cè)壁和底部具有連續(xù)的阻擋層和種子層。種子層的連續(xù)性和均勻性被認(rèn)為是TSV銅填充最重要的影響因素。根據(jù)硅通孔的形狀、深寬比及沉積方法不同，種子層的特點(diǎn)也各有不同，種子層沉積的厚度、均勻性和粘合強(qiáng)度是極為重要的指標(biāo)。

3）銅填充設(shè)備深孔金屬化電鍍?cè)O(shè)備用于新一代高頻組件高深寬比通孔填孔電鍍銅工藝，解決高深寬比微孔內(nèi)的金屬化問(wèn)題，提高互聯(lián)孔的可靠性。TSV填孔鍍銅工序是整個(gè)TSV工藝?yán)镒詈诵?、難度最大的工藝，對(duì)設(shè)備的要求比較高，成熟的用于TSV填孔鍍銅的設(shè)備價(jià)格昂貴。

4）減薄拋光設(shè)備一旦完成了銅填充，則需要對(duì)晶圓進(jìn)行減薄拋光。TSV要求晶圓減薄至50μm甚至更薄，要使硅孔底部的銅暴露出來(lái)，為下一步的互連做準(zhǔn)備。目前晶圓減薄可以通過(guò)機(jī)械研磨、化學(xué)機(jī)械拋光、濕法及干法化學(xué)處理等不同的加工工序來(lái)實(shí)現(xiàn)，但晶圓很難容忍減薄過(guò)程中的磨削對(duì)晶圓的損傷及內(nèi)在應(yīng)力，其剛性也難以使晶圓保持原有的平整狀態(tài)，同時(shí)后續(xù)工藝的晶圓傳遞、搬送也遇到了很大的問(wèn)題。目前業(yè)界的多采用一體機(jī)的思路，將晶圓的磨削、拋光、貼片等工序集合在一臺(tái)設(shè)備內(nèi)。

5）清洗設(shè)備TSV的濕法清洗不同于晶圓級(jí)封裝等先進(jìn)封裝，其中有幾個(gè)關(guān)鍵工序需用到清洗：①TSV刻蝕后清洗：有比較重的硅的殘留、側(cè)壁的polymer比較重，清洗的時(shí)候不能破壞底部的二氧化硅；②TSV長(zhǎng)完liner后要把底部的二氧化硅打開(kāi)后清洗，清洗底部的同時(shí)不能破壞側(cè)壁長(zhǎng)好的liner的二氧化硅；③大馬士革正面制程刻蝕后的清洗包括Via刻蝕后和Trench刻蝕后；④露銅過(guò)程前后的清洗。6）檢測(cè)量測(cè)設(shè)備：在后段封裝工藝中，芯片倒裝（Flip-chip）、圓片級(jí)封裝（Wafer-level Packaging）和硅通孔（Through-silicon Via，TSV）等先進(jìn)工藝要求對(duì)凸點(diǎn)（Bump）、通孔（TSV）、銅柱（Copper pillar）等的缺損/異物殘留及其形狀、間距、高度的一致性，以及重布線層（Re-distribution layer，RDL）進(jìn)行無(wú)接觸定量檢查和測(cè)量，以保證集成電路芯片生產(chǎn)線快速進(jìn)入量產(chǎn)階段并獲取穩(wěn)定的高成品率和高經(jīng)濟(jì)效益。

4 風(fēng)險(xiǎn)提示下游需求不及預(yù)期；行業(yè)景氣度復(fù)蘇不及預(yù)期；公司技術(shù)與產(chǎn)品迭代進(jìn)展不及預(yù)期等。