埃米級芯片：拓展摩爾定律 打破性能瓶頸

埃米是一種非常小的度量單位，相當于一米的百億分之一。它通常用于表示原子和分子的尺寸。在半導(dǎo)體行業(yè)中，埃米也用于表示IC器件的尺寸。2021年，英特爾率先制定了一個具有開創(chuàng)性的埃米級制程路線圖，并計劃于2024年投入生產(chǎn)（點擊閱讀原文查看）。此外，獨立納米和數(shù)字技術(shù)研究中心IMEC也提出了一個芯片微縮路線圖，預(yù)測到2036年，半導(dǎo)體行業(yè)將能夠發(fā)展到2埃米級別。

要實現(xiàn)埃米級芯片設(shè)計，需要整個半導(dǎo)體生態(tài)系統(tǒng)的協(xié)作和創(chuàng)新。從光刻領(lǐng)域的創(chuàng)新，到新型晶體管結(jié)構(gòu)的創(chuàng)新（如GAA和CFET），再到Multi-Die系統(tǒng)的發(fā)展，這些領(lǐng)域的創(chuàng)新技術(shù)將引領(lǐng)下一代埃米級芯片設(shè)計。

在埃米時代，納米已經(jīng)不再小了。埃米時代的世界是什么樣的？電子行業(yè)又如何才能充分發(fā)揮埃米制程的潛力？

埃米級芯片，拓展摩爾定律，打破性能瓶頸

摩爾定律指出，每一代的晶體管密度都能達到上一代的兩倍，在納米制程時代，摩爾定律正在趨近極限。在埃米級時代，芯片上集成的晶體管數(shù)量將多達數(shù)十億個，器件將能夠以更低的功耗提供更高的性能。芯片制程進入埃米級有望擴展摩爾定律的優(yōu)勢，為打破芯片性能瓶頸提供新的可能。

埃米級的設(shè)計為自然語言處理、基因組測序、工業(yè)4.0制造和科學計算等應(yīng)用奠定了新的計算可能性基礎(chǔ)。未來，以下場景都可能會實現(xiàn)：

生產(chǎn)線配備更緊湊的機器人設(shè)備，這些設(shè)備經(jīng)過訓練后，能夠比當今的工廠自動化設(shè)備更快、更精確地完成任務(wù)

通過更快、更準確的建模能力，預(yù)測氣候變化的影響、加速新疫苗研發(fā)、提供對財務(wù)投資組合和風險管理的更深層次的見解

為汽車等行業(yè)提供更高效的研發(fā)和產(chǎn)品設(shè)計流程

埃米級設(shè)計，消除阻礙SoC性能的瓶頸

芯片的各個層面都存在著瓶頸。以神經(jīng)網(wǎng)絡(luò)處理為例，神經(jīng)網(wǎng)絡(luò)用于深度學習算法，它可以識別原始數(shù)據(jù)中的模式和相關(guān)性，進行聚類、分類，并從中學習以實現(xiàn)持續(xù)改進。這些算法依賴于大量并行處理器的協(xié)同工作。一塊芯片上可以放置的處理器越多，芯片運行這些海量工作負載的速度就越快。然而，為了實現(xiàn)支持此類應(yīng)用的SoC所需的PPA，芯片開發(fā)者必須克服以下多個瓶頸：

晶體管層面，在將晶體管連接在一起的互連組件周圍存在著一系列瓶頸。

處理器層面，開發(fā)者需要在以下各個方面做出權(quán)衡。比如處理器的復(fù)雜性和數(shù)量、連接它們所需的互連組件數(shù)量，以及在處理單元與系統(tǒng)內(nèi)存之間快速移動數(shù)據(jù)的需要。

內(nèi)存層面，由于片上內(nèi)存的微縮速度不及標準單元迅速，二者之間會存在一定的差距。因此，隨著邏輯器件變得越來越小，如果內(nèi)存尺寸無法相應(yīng)地縮小，能夠提取的內(nèi)容就會受到限制。

更大的處理器似乎更易于編程且能夠執(zhí)行更多任務(wù)，但開發(fā)更大的處理器雖然看起來更容易，其實會增加高效設(shè)計和制造的復(fù)雜性，還可能導(dǎo)致并行任務(wù)的數(shù)量減少、簡單任務(wù)的功耗增加。所以采用埃米級設(shè)計才是解決之道。

埃米級制程的設(shè)計基于大量的研發(fā)實踐，涵蓋了整個設(shè)計鏈中的諸多技術(shù)，包括核心制程定義、芯片設(shè)計構(gòu)建塊，以及支持芯片設(shè)計的一套設(shè)計自動化工具和流程。其構(gòu)成要素包括：

用于增強傳統(tǒng)光刻微縮的新晶體管結(jié)構(gòu)

用于構(gòu)建數(shù)字孿生候選晶體管結(jié)構(gòu)的技術(shù)，以及用于評估和選擇最有前景的結(jié)構(gòu)的制程定義

作為芯片設(shè)計構(gòu)建塊的新邏輯庫和內(nèi)存架構(gòu)

電子設(shè)計自動化（EDA）工具中的新算法，使開發(fā)者能夠?qū)崿F(xiàn)和驗證使用這些構(gòu)建塊設(shè)計的芯片（晶體管數(shù)量呈指數(shù)級增長）

利用先進的光刻工具，晶圓廠能夠刻印更小的結(jié)構(gòu)。目前正在研發(fā)的高數(shù)值孔徑（High-NA）極紫外（EUV）都是預(yù)計將于2025年交付給晶圓廠的先進光刻工具。此外，GAA晶體管結(jié)構(gòu)允許將多個通道堆疊在一起，從而增加芯片密度。

將埃米級架構(gòu)中的供電從晶體管上方移至晶體管下方，這一工藝被稱為背面供電（BSPDN）。背面供電可以充分發(fā)揮GAA結(jié)構(gòu)的高密度潛力。通過將供電置于背面，開發(fā)者能夠縮小邏輯單元的高度，因為在背面供電中，邏輯單元已不再需要頂部和底部的寬導(dǎo)線（稱為電源軌）來傳輸電力。此外，這還節(jié)省了單元上方布線層上的大量布線資源，使得芯片的正面可用于信號路由，并防止互連引發(fā)的瓶頸。

不僅如此，GAA還可以實現(xiàn)FinFET結(jié)構(gòu)無法實現(xiàn)的內(nèi)存擴展，同時減少漏電流并增加驅(qū)動電流，以進一步提升芯片整體性能。CFET是GAA更為復(fù)雜的版本，它由垂直堆疊的晶體管組成，具有顯著的面積和性能優(yōu)勢，尤其是對于存儲器而言。由于CFET針對的是2.5納米及更小制程的設(shè)計，因此有望在埃米時代發(fā)揮不可或缺的作用。

另一項與埃米級裸片相媲美的創(chuàng)新是Multi-Die系統(tǒng)，它由多個裸片（通常稱為小芯片）組成，裸片之間相互堆疊和/或與中介層連接，最終集成在單個封裝中。這種相互依賴的架構(gòu)可通過分解的方式來構(gòu)建，也就是將大的裸片劃分為較小的裸片以提高系統(tǒng)良率并降低成本，或是將使用不同工藝技術(shù)的裸片組裝到一起以提供出色的系統(tǒng)功能和性能。與大尺寸單片SoC相比，Multi-Die系統(tǒng)能夠加速系統(tǒng)功能的擴展，并具有降低風險、縮短產(chǎn)品上市時間、降低系統(tǒng)功耗以及快速開發(fā)新產(chǎn)品版本等優(yōu)勢。

埃米級裸片可以在Multi-Die系統(tǒng)中發(fā)揮重要作用，支持帶寬密集型應(yīng)用所需的處理能力，而基于舊制程節(jié)點的裸片可用于滿足負擔較小的芯片功能。

半導(dǎo)體行業(yè)的新發(fā)展之路

隨著芯片上封裝的元件數(shù)量變得十分龐大，設(shè)計和驗證過程變得愈發(fā)復(fù)雜，加之埃米級晶體管數(shù)量高達數(shù)十億個之多，在驅(qū)動EDA流程的算法中集成人工智能（AI）和機器學習（ML）的作用就凸顯出來。人工智能和機器學習能夠以比傳統(tǒng)EDA解決方案快幾個數(shù)量級的速度，尋找重復(fù)性大型任務(wù)中的模式或效率優(yōu)化空間，并發(fā)現(xiàn)極其微小的錯誤，例如十億分之一的相關(guān)錯誤。

此外，機器學習還使得位于實現(xiàn)周期前端的應(yīng)用（例如綜合）能夠盡早了解流程后期可能發(fā)生的情況，以便開發(fā)者做出預(yù)測性決策，從而引導(dǎo)流程通向最佳解決方案。人工智能和機器學習的應(yīng)用不僅有助于提高開發(fā)效率和設(shè)計質(zhì)量，還能縮短埃米級裸片的周轉(zhuǎn)時間。

除了使用AI驅(qū)動的設(shè)計和驗證流程外，經(jīng)驗證的IP也能夠降低集成風險，同時縮短先進半導(dǎo)體器件的上市時間。芯片生命周期管理（具有片上監(jiān)控功能）等解決方案有助于跟蹤芯片在整個生命周期中的健康狀況和性能，觸發(fā)調(diào)制電源電壓等方法以延長芯片的使用壽命，并在芯片失效之前請求予以更換。

實現(xiàn)更優(yōu)化的PPA一直是開發(fā)者們努力的方向，埃米級微縮是其中具有代表性的創(chuàng)新之一。通過這一技術(shù)，未來的芯片可能會以超乎想象的方式影響這個世界。

審核編輯：劉清