編輯視點：TSV的面臨的幾個問題，只是一場噩夢？

你最近有看到關(guān)于過孔硅（TSV）的新聞嗎？

·1月31日，CEA-LETI推出一款重要的新平臺“Open 3D”，為業(yè)界和學(xué)術(shù)界的合作伙伴們，提供了可用于先進(jìn)半導(dǎo)體產(chǎn)品和研究專案的成熟3D封裝技術(shù)。

·3月7日，半導(dǎo)體設(shè)備供應(yīng)商應(yīng)用材料公司（Applied Materials）與新加坡科技研究局旗下的微電子研究中心（IME）合作設(shè)立的先進(jìn)封裝研究中心正式開幕。

·3月26日，EDA供應(yīng)商新思科技（Synopsys）公司集結(jié)旗下產(chǎn)品，推出“3D-IC initiative”，為半導(dǎo)體設(shè)計人員提供了在3D封裝中采用堆疊芯片系統(tǒng)設(shè)計的解決方案。

令我驚訝的是，歷經(jīng)這么多年的發(fā)展和努力，我們?nèi)晕催_(dá)到可完整量產(chǎn)的階段，相反地，我們還處在基礎(chǔ)研發(fā)時期，而EDA公司也仍在起步。

業(yè)界許多都認(rèn)為，IBM的Merlin Smith 和Emanuel Stern 是以其“Methods of Making Thru-Connections in Semiconductor Wafers”專利為基礎(chǔ)而發(fā)明TSV技術(shù)，該專利于1964年12月28日提出，1967年12月26日獲得核準(zhǔn)，專利證號No. 3，343，256。

TSV的故事

取材自Ignatowski的資料，這是Ignatowski在IBM公布TSV技術(shù)不久后所制作的。

在這一點上，很明顯可看到，IBM仍有許多技術(shù)問題待解決。圖3是IBM的資料，主要探討將TSV技術(shù)用于大規(guī)模生產(chǎn)時將面臨的問題。

多年來，業(yè)界不斷研究可實現(xiàn)量產(chǎn)的技術(shù)，但都沒有真的成功。許多專業(yè)文獻(xiàn)都展示了TSV將超越摩爾定律，改寫未來芯片微縮腳步的美好發(fā)展藍(lán)圖。

德州儀器（TI）的先進(jìn)封裝技術(shù)發(fā)展藍(lán)圖，許多半導(dǎo)體公司都有類似的封裝/TSV技術(shù)發(fā)展目標(biāo)。

TSV的面臨的幾個問題

以下是半導(dǎo)體產(chǎn)業(yè)試著實現(xiàn)TSV技術(shù)時會面臨到的幾個主要問題：

制程問題：

1. 由于過孔的尺寸與業(yè)界目前使用的“正?！背叽绶浅２煌?，因此蝕刻和填充非常耗時。此處的尺寸不同，指的是幾微米到幾十微米的深度和直徑與納米級尺寸的差異，再加上》5的深寬比。

2. 首先是過孔，而后才是考慮該往哪個方向。每一個步驟，都會以不同的方式影響整個工藝。

3. 如何整合來自不同IDM和/或代工廠的邏輯單元；以及來自不同存儲器供應(yīng)商的存儲器芯片？

4. 晶圓薄化。如何去處理已經(jīng)經(jīng)過完全處理、厚20~80微米的晶圓，其中還包含鍵合（bonding）和剝離（de-bonding）等過程。目前市場盛傳應(yīng)用材料和TEL公司都正在開發(fā)這種工具。

5. 晶圓到晶圓（W2W）或晶粒到晶圓（D2W）接合：每一種都是一個處理難題。

6. 最終的晶圓切割（singulation）

7. TSV專用的基板（載具）

設(shè)計和EDA工具問題：

1. 目前的設(shè)計規(guī)則與TSV并不相容。

2. 在必須整合來自各個不同來源的產(chǎn)品時，誰將負(fù)責(zé)“系統(tǒng)”設(shè)計？

3. EDA仍然落后。

4. 熱模擬和熱移除問題。

后段制程問題：

1. 代工廠/ IDM vs. OSAT，如何得知彼此負(fù)責(zé)的部份及進(jìn)度？誰又該負(fù)責(zé)良率？

2. 最終測試。

3. 可靠性。

4. 主代工廠缺乏存儲器專有技術(shù)知識，以及，如何整邏輯單元上整合存儲器？

成本問題：

1. 目前，采用TSV技術(shù)的相關(guān)成本要比其他解決方案更高。而這是阻礙TSV發(fā)展和實際應(yīng)用的主因之一。

2. 此外，采用TSV技術(shù)所需投注的資本支出問題也必須解決。圖5是日月光（ASE）所展示的標(biāo)準(zhǔn)TSV制程所需要的不同設(shè)備。

不過，許多人都忽略了目前我們已經(jīng)有能解決這些問題的臨時性解決方案。這些方案可能不是最好的，但它們確實有用。事實上，目前已經(jīng)有許多封裝技術(shù)都透過打線接合以及封裝堆疊等技術(shù)來實現(xiàn)3D芯片構(gòu)裝（chip on chip）了。

來自業(yè)界的意見

以下是一些業(yè)界專家過去幾個月所提出意見。

***──臺積電（TSMC）

在去年12月的半導(dǎo)體整合3D架構(gòu)暨封裝研討會（3D Architectures for Semiconductor Integration and Packaging Conference）中，臺積電（TSMC）的Doug Yu便在主題演講中指出，臺積電打算提供包含芯片設(shè)計、制造、堆疊及封裝在內(nèi)的完整2.5D和3D服務(wù)。Yu是臺積電整合互連暨封裝研發(fā)總監(jiān)，他描述了可將3D整合技術(shù)導(dǎo)入商用化的最佳途徑所需要的關(guān)鍵技術(shù)，這意味著臺積電將會提供完整的3D IC解決方案。

“TSV比以往任何一種技術(shù)都更復(fù)雜，更具挑戰(zhàn)性，”Yu指出?！斑@是一場全新的競賽，但獲勝門檻卻非常高。”他指出，傳統(tǒng)的合作模式很難適用于下一代芯片設(shè)計。而所有的整合工作也必須簡化，以減少處理程序和傳統(tǒng)上對后段制程部份的投資（換句話說，就是指中段到后段的工具和制程）。總而言之，Yu認(rèn)為必須具備全方位的專業(yè)知識、良好的制造能力與客戶關(guān)系，而且要避免與客戶競爭。

韓國──Hynix

Hynix封裝部副總裁Nick Kim聲稱，對Hynix而言，已經(jīng)沒有是否要生產(chǎn)3D元件的問題了，現(xiàn)在的問題只在何時以及如何開始生產(chǎn)。

Kim提供了詳細(xì)的成本明細(xì)，說明為何3D TSV堆疊要比打線鍵合堆疊制造貴上許多（約1.3倍以上）。整體而言，由于以下所列出的因素可能增加額外費用，因此TSV大約會增加25%的制造成本：

1. 設(shè)計成本：晶粒的凈面積會由于TSV陣列而減少；

2. 晶圓廠成本：來自于形成TSV過孔必須增加的制程步驟，以及針對TSV設(shè)備的資本支出。

3. 封裝成本：針對后段制程設(shè)備，如臨時接合及分離的凸塊（Bumping）、堆疊、低良率以及資本支出等。

4. 測試成本：由于必須在最后對每一層進(jìn)行測試，因此會增加探測和最終封裝測試時間。

5. 根據(jù)Hynix的3D發(fā)展計劃，預(yù)計2013年以后才能啟動TSV量產(chǎn)。

6. 針對移動應(yīng)用在邏輯上堆疊DRAM的產(chǎn)品預(yù)計2012年小量生產(chǎn)，2013~2014年進(jìn)入量產(chǎn)。

7. 針對圖形應(yīng)用，采用2.5D技術(shù)在硅中介層上放置DRAM的產(chǎn)品今年預(yù)估可小量生產(chǎn)，2014年初可望量產(chǎn)。

8. 針對高性能運算，該公司今年也正在研發(fā)可疊加在基板上的3D DRAM，預(yù)計2013年初小量生產(chǎn)，2014年底前量產(chǎn)。

在供應(yīng)鏈管理方面，Kim認(rèn)為Hynix的做法將對這個產(chǎn)業(yè)中開放的生態(tài)系統(tǒng)有利。在目前的生態(tài)系統(tǒng)中，代工廠和IDM會先準(zhǔn)備好采用TSV的邏輯和存儲器元件，然后再送到委外組裝測試/封測代工（OSAT）進(jìn)行封裝。

整體而言，要在制造廠中采用TSV技術(shù)看來就像是一場噩夢。即使不斷地最佳化每一個制程步驟，但對晶圓廠和OSAT而言，要如何完美地協(xié)調(diào)所有運送及合作流程，仍然是一件苦差事。

而MonolithicIC已經(jīng)提出了一些相應(yīng)做法，嘗試解決上述問題。MonolithicIC公司目前提出的做法有幾項特色：

1. 在堆疊芯片中的過孔數(shù)量幾乎沒有限制。

2. 不深的TSV過孔──是納米級而非微米級。

3. 所有制造程序都在IDM或代工廠內(nèi)完成，這種做法可以更好地掌控良率和生產(chǎn)細(xì)節(jié)，而且不會有太多不同意見的干擾。

如果您對TSV有任何想法，都?xì)g迎加入討論。