Vivado中綜合實(shí)現(xiàn)和出bit文件步驟教程

本文詳解綜合實(shí)現(xiàn)和出bit文件。各Block都搭建完成后，選中這個(gè)bd右鍵，Generate Output Products主要是把IP參數(shù)和連接信息update到project中，同時(shí)也會(huì)檢查錯(cuò)誤。（一般synth也會(huì)更新，但是有目標(biāo)的update下更放心）

沒(méi)有錯(cuò)誤的話，再右鍵Create HDL Wrapper，給整個(gè)bd加個(gè)hdl的殼。（因?yàn)榫C合工具不處理原理圖bd，所以再次倒騰回hdl的code模式）

我的project會(huì)報(bào)這個(gè)警告。是BRAM的連接端口不匹配，我自己的IP中BRAM類(lèi)型是OTHER，可以自己雙擊BRAM_Port端口把MasterType類(lèi)型改成BRAM_CTRL，就不報(bào)warning了。

先Run Synthesis，在Run Implementation，最終Generate Bitstream。建議一步一步來(lái)，工程大，電腦配置又不頂尖的話，耗時(shí)會(huì)非常長(zhǎng)。一步步來(lái)，逐步把錯(cuò)誤消了。

上面的Simulation和Debug是兩個(gè)比較重要的調(diào)試環(huán)節(jié)，后面章節(jié)單獨(dú)介紹。