采用ispLSI器件設(shè)計CCD時序發(fā)生器并進行仿真驗證

CCD驅(qū)動電路的設(shè)計是CCD應(yīng)用的關(guān)鍵問題之一。由于不同廠家生產(chǎn)的CCD的驅(qū)動時序不盡相同，同一廠家不同型號的CCD驅(qū)動時序也不完全一樣，因此CCD用戶必須面對驅(qū)動電路的設(shè)計問題。以往采用不同功能的數(shù)字芯片搭成的驅(qū)動電路，調(diào)試困難，靈活性較差。而采用EPROM設(shè)計驅(qū)動時序，雖然設(shè)計的系統(tǒng)性能穩(wěn)定，但是器件要工作還需要地址發(fā)生器，不但增大電路板面積，存儲的數(shù)據(jù)也不能在系統(tǒng)修改。本文以TCD1208AP為例，說明CCD時序發(fā)生器的設(shè)計原理，基于在系統(tǒng)可編程（ISP）技術(shù)和ispLSI器件實現(xiàn)了系統(tǒng)設(shè)計和仿真。ispLSI系列器件提供編程口，可直接修改其內(nèi)部程序。

CCD的時序分析

二相線陣CCD圖像傳感器TCD1208AP，時序關(guān)系如圖1所示。需要4路驅(qū)動信號，即：轉(zhuǎn)移信號SH，脈沖寬度標(biāo)準(zhǔn)值為1000ns，其周期為光信號積分時間；復(fù)位信號RS，時鐘頻率標(biāo)準(zhǔn)值為1MHz，復(fù)位一次輸出一個信號；兩相移位時鐘信號F1與F2，時鐘頻率標(biāo)準(zhǔn)值為0.5MHz。TCD1208AP是2160像元CCD，正常工作時，要輸出52個虛設(shè)單元（含暗電流信號）信號。因為該器件是兩列并行傳輸，所以在一個周期內(nèi)至少要有1106個F1脈沖，即TSH》1106T1。時序圖中需要特別關(guān)注的是SH與F1、F2的關(guān)系，當(dāng)SH高電平期間，CCD積累的信號電荷包通過轉(zhuǎn)移柵進入移位寄存器。這期間，移位脈沖F1、F2要求保持一個高和低的電平狀態(tài)。其中SH與F1時序關(guān)系如圖2。

ISP技術(shù)及ispLSI器件

在系統(tǒng)可編程打破了傳統(tǒng)可編程邏輯器件（PLD）的局限，使硬件設(shè)計變得象軟件一樣易于修改，從而縮短了系統(tǒng)的調(diào)試周期，而且不需要編程器，更不需要編程高壓。

ispLSI系列器件是Lattice公司推出的高性能大規(guī)模可編程邏輯器件，集成度在1000門到25000門之間，引腳至引腳延時最小可達3.5ns，系統(tǒng)工作速度最高可達180MHz。ispLSI1016由可編程宏邏輯單元組成，而每個宏邏輯單元既可以定義成組合邏輯，又可以定義成時序邏輯。它有2000個等效邏輯門，32個通用I/O單元能定義成輸入、輸出、三態(tài)或雙向端口，另外還有4個專用的時鐘輸入端。

CCD時序發(fā)生器的設(shè)計

基于ispLSI1016的設(shè)計流程

Synario軟件能夠支持ispLSI器件的設(shè)計、編譯和邏輯模擬，能夠進行原理圖輸入和ABEL-HDL硬件描述語言輸入，并且還提供了功能仿真器，可以用報告形式或波形觀察器檢查仿真結(jié)果。Synario的混合式設(shè)計輸入方式允許在同一器件的設(shè)計中同時采用原理圖、高級語言、真值表和狀態(tài)機輸入方式?；趇spLSI1016器件設(shè)計CCD時序發(fā)生器時，邏輯設(shè)計流程包括下列步驟：設(shè)計輸入、設(shè)計實現(xiàn)、器件編程、設(shè)計校驗等。

* 設(shè)計輸入：首先按CCD時序發(fā)生器的原理將其分成高低幾個邏輯關(guān)系層。利用模塊化的設(shè)計方法，對各部分邏輯關(guān)系使用原理圖與硬件描述語言混合進行描述。

* 設(shè)計實現(xiàn)：從設(shè)計輸入文件到熔絲圖文件的編譯實現(xiàn)。包括：邏輯、合并、映像、布局、布線、生成編程數(shù)據(jù)文件（JEDEC）。為方便設(shè)計需要，使用軟件的引腳鎖定功能將信號連接在指定的引腳上。除端口鎖定需人工干預(yù)外，所有的布局和布線過程均可自動完成。

* 器件編程：把JEDEC形式的文件傳送到器件中。ispLSI的編程和改寫由片內(nèi)的狀態(tài)機控制，狀態(tài)機的輸入即為片內(nèi)的5個編程接口信號。

* 設(shè)計校驗：設(shè)計校驗過程與設(shè)計過程是同步進行的，針對設(shè)計輸入、設(shè)計實現(xiàn)和器件編程，設(shè)計校驗可分為前仿真、后仿真和實驗驗證三個部分。在設(shè)計輸入階段，進行的功能仿真驗證邏輯功能，所以又稱功能仿真；后仿真又叫時延仿真，是在選擇了具體器件并完成布局布線后進行的定時關(guān)系仿真。

設(shè)計實現(xiàn)與仿真

時序發(fā)生器電路如圖3所示，4MHz時鐘信號CLK經(jīng)4分頻及邏輯組合電路產(chǎn)生頻率為1MHz的復(fù)位脈沖RS和A/D控制信號AD_CLK（采樣脈沖）；再經(jīng)2分頻產(chǎn)生0.5MHz的計數(shù)脈沖。這個計數(shù)脈沖送入計數(shù)器CBU13，CBU13是13位計數(shù)器，此模塊由ABEL-HDL硬件描述語言編寫完成。根據(jù)CCD時序分析，計數(shù)器最低計數(shù)值為1106，增加計數(shù)值就延長了積分時間；計數(shù)器計滿則產(chǎn)生轉(zhuǎn)移脈沖控制信號SH。CBU13的功能就是完成積分時間控制，即通過計數(shù)器輸出控制邏輯，產(chǎn)生SH信號和兩相移位脈沖信號的控制信號CA，信號CA與計數(shù)脈沖經(jīng)過與邏輯就得到F2（F2），而F2取反就得到F1（F1）。信號CA主要是控制SH高電平時與F1（F1）的關(guān)系，如圖2所示。具體設(shè)計時，只需當(dāng)計數(shù)器滿時讓組合邏輯電路產(chǎn)生一個持續(xù)時間為1個計數(shù)周期以上的高電平信號（其它時間為低電平），就可作為SH。另外產(chǎn)生一個持續(xù)時間≥2個計數(shù)脈沖周期的低電平信號，這個信號和0.5MHz的計數(shù)脈沖經(jīng)過與門后就得到需要的F2。

時序發(fā)生器設(shè)計完成后，經(jīng)過軟件仿真，得到如圖4所示的波形，圖中所示的時序關(guān)系滿足圖1的要求。用Synario軟件設(shè)計驅(qū)動電路時，可以采用原理圖、ABEL-HDL等多種方式。設(shè)計CCD驅(qū)動電路時，先將系統(tǒng)劃分為不同的功能模塊，功能復(fù)雜的模塊均采用硬件描述語言設(shè)計。因為應(yīng)用時只需根據(jù)具體CCD器件的要求修改積分時間等參數(shù)即可，如果采用原理圖則需修改連接線路。

結(jié)語

CCD驅(qū)動電路一般有四種設(shè)計方法，分別為存儲器驅(qū)動、IC驅(qū)動、單片機驅(qū)動、以及可編程邏輯器件驅(qū)動。采用ispLSI器件設(shè)計CCD時序發(fā)生器，使得電路由原來復(fù)雜的設(shè)計變成主要只用一片ispLSI1016來實現(xiàn)。獨立的單元測試與系統(tǒng)聯(lián)調(diào)結(jié)果均表明：采用ISP技術(shù)實現(xiàn)CCD時序發(fā)生器，提高了系統(tǒng)的集成度；系統(tǒng)抗干擾能力和穩(wěn)定性也增強了；同時還使設(shè)計與調(diào)試周期縮短至小時數(shù)量級