使用TDI CCD芯片的電性模擬器可進(jìn)行驅(qū)動(dòng)時(shí)序檢測(cè)

一 引言

TDI CCD能在不犧牲空間分辨率和工作速度的情況下獲得高靈敏度，這個(gè)突出特點(diǎn)使其 在高速、微光領(lǐng)域具有廣泛的應(yīng)用前景。在科研任務(wù)中，新型TDI CCD器件研制時(shí)間過長(zhǎng)、 供貨不及時(shí)等原因會(huì)嚴(yán)重影響科研生產(chǎn)任務(wù)的進(jìn)度。另外，TDI CCD器件的造價(jià)往往很高， 工藝復(fù)雜，并且有些新型TDI CCD器件的驅(qū)動(dòng)要求復(fù)雜，多電源供電，上下電順序嚴(yán)格，這 樣在實(shí)驗(yàn)中就容易引起器件的損壞，造成巨大的損失。這些在電路的調(diào)試階段經(jīng)常發(fā)生。所 以我們迫切需要設(shè)計(jì)一種能在設(shè)備研制過程中和電路的調(diào)試階段模擬實(shí)現(xiàn)TDI CCD器件電 性輸入輸出功能的模擬裝置來解決上述問題。為此，本文設(shè)計(jì)了一種TDI CCD電性模擬器， 能在不用TDI CCD的條件下完成各種實(shí)驗(yàn)任務(wù)。

二 TDI CCD電性輸入輸出原理

TDI CCD 為時(shí)間延遲積分型線陣CCD，它采用多次曝光的方法來提高靈敏度。本文以某 款新型TDI CCD 為例來說明其驅(qū)動(dòng)與輸出視頻信號(hào)的關(guān)系。此TDI CCD 電性輸入輸出原 理如圖1 所示。在其所有的驅(qū)動(dòng)信號(hào)中，與輸出有直接對(duì)應(yīng)關(guān)系的主要是兩相讀出信號(hào)CR1、 CR2 和復(fù)位信號(hào)RST。其中CR1 和CR2 是完全倒相的關(guān)系。在圖1 中，當(dāng)TDI CCD 開始 讀有效的視頻信號(hào)時(shí)，輸出視頻信號(hào)OS 在每個(gè)RST 信號(hào)的上升沿時(shí)復(fù)位，即在輸出視頻 信號(hào)OS 上出現(xiàn)復(fù)位干擾脈沖A 段，然后立即回到參考電平B 段。TDI CCD 芯片在CR1 信 號(hào)的上升沿處開始讀積分得來的像元信號(hào)反映在輸出視頻信號(hào)OS 上就是C 段。 A、B、C 三段即構(gòu)成一個(gè)完整的TDI CCD 像元輸出信號(hào)單元。由此可知，輸出OS 信號(hào)的輸出時(shí)序 由兩個(gè)驅(qū)動(dòng)信號(hào)CR1 和RST 信號(hào)決定。

對(duì)于大多數(shù)的 TDI CCD 來講，驅(qū)動(dòng)信號(hào)CR、RST 高低電平的相差幅度都是比較大的， 有時(shí)還有可能是負(fù)電平，輸出信號(hào)OS 也都集中在比較高的電平上。例如本例中的TDI CCD 中CR 的高低電平各為10V 和0V，RST 的高低電平各為＋3V 和－3V。輸出OS 的范圍是 ＋9V－+7V 之間，其中參考電平B 為＋8V。設(shè)計(jì)TDI CCD 電性模擬器必須按照?qǐng)D1 所示 時(shí)序關(guān)系完成電輸入輸出功能，同時(shí)也要處理好電平大小關(guān)系。

三 系統(tǒng)的原理及設(shè)計(jì)

為了要按照?qǐng)D 1 所示模擬出TDI CCD 的電性輸入輸出關(guān)系，本設(shè)計(jì)所采用的方案是高速 運(yùn)放作輸入電平轉(zhuǎn)換，用FPGA 作主控單元，高速DAC 作數(shù)模轉(zhuǎn)換，高速運(yùn)放作輸出的結(jié) 構(gòu)。如圖2 所示，系統(tǒng)具體由四部分組成：輸入處理電路、FPGA 單元、數(shù)模轉(zhuǎn)換電路、輸 出處理電路。其工作原理如下：輸入處理電路把TDI CCD 驅(qū)動(dòng)信號(hào)CR、RST 轉(zhuǎn)化成可輸 入的FPGA 信號(hào)Crin、RSTin，然后FPGA 單元再按照?qǐng)D1 的時(shí)序關(guān)系輸出十位的數(shù)字信號(hào) DB0~DB9 和時(shí)鐘CLK 到DAC。再經(jīng)DAC 進(jìn)行數(shù)模轉(zhuǎn)換之后輸出是差分形式的模擬TDI CCD 信號(hào)，最后經(jīng)由輸出處理電路使其成為與TDI CCD 輸出信號(hào)一致的視頻信號(hào)OS。

3.1 輸入驅(qū)動(dòng)信號(hào)處理電路

TDI CCD 芯片的輸入驅(qū)動(dòng)信號(hào)一般為電壓差較大的兩電平信號(hào)，且可能有負(fù)電平，不能 直接輸入FPGA，必須先處理。如圖1 所示，本設(shè)計(jì)中的TDI CCD 讀出信號(hào)CR1、CR2 都 是＋3V 到－3V 的兩電平信號(hào)，電壓差為6V。復(fù)位信號(hào)RST 的高低電平各為10V 和0V， 電壓差為10V。所以采用的處理電路既要能提升負(fù)電平又要減小幅值，在本設(shè)計(jì)中采用高速 集成運(yùn)放AD812 來實(shí)現(xiàn)這一功能[3]。如圖所示：

依公式（2），圖3 中引入Vref 就可以把驅(qū)動(dòng)信號(hào)中的負(fù)電平提升到正區(qū)間來，適當(dāng)?shù)倪x 取Vref、R4/R2 值，就能使Vout 與FPGA 電平匹配。例如處理CR1 信號(hào)時(shí)，取Vref 為-3V,R4/R2 為0.5,把CR 接到Vin 上，則Vout 輸出區(qū)間為0～3V。同理，將Vref 接地, R4/R2 為 0.3, 把RST 接到Vin 上，則Vout 輸出區(qū)間為0～3V。這樣就可以安全輸入到FPGA 中。

3.2 FPGA 單元

FPGA 單元是本設(shè)計(jì)的核心器件，為保證系統(tǒng)的性能同時(shí)兼顧價(jià)格因素，本設(shè)計(jì)采用了 Xilinx 公司的高性能低成本FPGA 芯片Spartan3 XC3S50。它采用90nm 工藝技術(shù)以及300mm 晶圓，大大降低了FPGA 的成本。和其它同類器件相比，具有最低的價(jià)格而能提供更高的 容量和性能。設(shè)計(jì)語言采用Verilog HDL 硬件描述語言[4]。

FPGA 完成的功能是按照?qǐng)D1 所示輸入輸出信號(hào)的時(shí)序，由驅(qū)動(dòng)信號(hào)CR 和RST 觸發(fā)相應(yīng) 的給DAC9750 的十位數(shù)字信號(hào)DB0~DB9 和時(shí)鐘信號(hào)CLK。具體關(guān)系如前所述。其處理流 程如下：首先由時(shí)序判斷電路來判斷輸入的驅(qū)動(dòng)信號(hào)的上升沿。當(dāng)有RST 的上升沿來時(shí)， 由其時(shí)序關(guān)系可知FPGA 的輸出為圖1 中A 段尖峰脈沖電平的十位數(shù)字信號(hào)。然后經(jīng)計(jì)數(shù) 器延遲一小段時(shí)間后，輸出為B 段對(duì)應(yīng)的復(fù)位參考電平的十位數(shù)字信號(hào)。因CR1 與CR2 互 為反相關(guān)系，僅用一相CR1 來判斷就可以。當(dāng)有CR1 的上升沿來時(shí)，F(xiàn)PGA 的輸出為C 段 視頻信號(hào)電平對(duì)應(yīng)的十位數(shù)字信號(hào)。此視頻信號(hào)可根據(jù)不同的要求變化大小，可以是亮度漸 變的視頻信號(hào)，也可以是預(yù)先設(shè)定的信號(hào)，這樣既可以模擬出各種的TDI CCD 輸出又可以 模擬疊加噪聲，以滿足不同實(shí)驗(yàn)的需要。

Verilog HDL 語言設(shè)計(jì)主要有三個(gè)模塊：輸入時(shí)序判斷模塊根據(jù)CR1、RST 的不同狀態(tài)來 判定某一時(shí)刻的輸出到底是圖1 中的A,B,C 哪種狀態(tài)。輸出控制模塊再把相應(yīng)的輸出轉(zhuǎn)換 成DB9~DB0 和CLK，其中，對(duì)于有效狀態(tài)C，可以去讀取波形存儲(chǔ)模塊中的數(shù)據(jù)來滿足不 同實(shí)驗(yàn)的需求。對(duì)于一個(gè)簡(jiǎn)單的應(yīng)用，TDI CCD 輸出頻率為8Mhz 且輸出為亮度遞增，其 仿真波形如圖4 所示：

由此可以看出，本設(shè)計(jì)還具有驅(qū)動(dòng)時(shí)序檢測(cè)的功能，當(dāng)所用的驅(qū)動(dòng)時(shí)序不是嚴(yán)格如圖1 所示的時(shí)序的話，就不能輸出正確的TDI CCD 視頻信號(hào)。

3.3 數(shù)模轉(zhuǎn)換

為保證 TDI CCD 的高速、低噪聲要求，設(shè)計(jì)采用了Analog Device 公司的高速D/A 轉(zhuǎn)換 芯片AD9750。它是一款雙路電流輸出型、最大輸出電流為20mA、輸出阻抗大于100MΩ、最大轉(zhuǎn)換速率為125MSPS 的十位高速數(shù)模轉(zhuǎn)換器。它接收由FPGA 產(chǎn)生的十位數(shù)字信號(hào)和 時(shí)鐘信號(hào)，并把轉(zhuǎn)成模擬信號(hào)以電流形式輸出。為滿足電路的低噪聲要求，本設(shè)計(jì)采用了雙 路差分電流輸出[5]。

VrefIO 設(shè)為內(nèi)部參考電壓1.25V，取Rset=2kΩ,則IoutFS=20mA，為AD9750 的最大電流輸出值。

3.4 輸出處理

由 AD9750 產(chǎn)生的雙路模擬電流差分信號(hào)要轉(zhuǎn)換成相應(yīng)的電壓形式。AD9750 的輸出負(fù) 載可以有多種形式，為了最大限度的保證信號(hào)精度，減少信號(hào)間干擾及噪聲，設(shè)計(jì)中采用了 雙路輸出加到運(yùn)算放大器AD8055 上的結(jié)構(gòu)。如圖5 所示： AD9750 的輸出IoutA 及 IoutB 分別接25Ω的負(fù)載。電容C5 起到低通濾波和減小運(yùn)算放大器的輸出失真的作用。這樣雙路 差分信號(hào)經(jīng)AD8055 轉(zhuǎn)成單端信號(hào)輸出。

由 AD8055 輸出的電壓信號(hào)的幅值范圍為：-1V~+1V，TDI CCD 視頻輸出信號(hào)的范圍大約 在＋9V~+7V 之間，所以要經(jīng)過一個(gè)電壓提升的電路使輸出符合要求。所采用的電路如圖3 所示的電路結(jié)構(gòu)。把一個(gè)－8V 的直流電平接到反相端，AD8055 的輸出信號(hào)接到同相端。 放大倍數(shù)為1，最后得到的輸出即是TDI CCD 視頻信號(hào)。

3.5 提高信號(hào)信噪比

按照上述方法，可以由TDI CCD 的驅(qū)動(dòng)得到相應(yīng)的視頻輸出信號(hào)。但是由于TDI CCD 的 工作頻率比較高，使得整個(gè)系統(tǒng)的工作頻率都很高。所以，如何去除掉干擾和噪聲，提高信 號(hào)質(zhì)量是本設(shè)計(jì)的重要問題。為此，采取了以下措施：

PCB 板布局是產(chǎn)生干擾的，也是去除干擾的關(guān)鍵。本設(shè)計(jì)重點(diǎn)考慮FPGA 與高速 DAC 以及輸出運(yùn)放之間的布局。盡量減少高速信號(hào)線的線長(zhǎng)，特別是FPGA 與高速DAC 之間的線長(zhǎng)。對(duì)電源濾波，減少電源帶來的干擾。合理設(shè)計(jì)地平面，采用數(shù)字地和模擬地分 開的方式，減少各器件間的干擾。

四 結(jié)束語

本文設(shè)計(jì)的TDI CCD 電性模擬器能模擬出TDI CCD 芯片的電性輸入輸出功能，同時(shí)具有 一定的驅(qū)動(dòng)時(shí)序檢測(cè)功能，它能替代昂貴的TDI CCD 芯片完成部分相關(guān)的實(shí)驗(yàn)工作，且功 能基本滿足要求。