堆疊硅片互聯(lián)技術(shù)問題解答

　　被稱之為“堆疊硅片互聯(lián)技術(shù)”的3D封裝方法采用無源芯片中介層、微凸塊和硅通孔 (TSV)技術(shù)，實現(xiàn)了多芯片可編程平臺。對于那些需要高密度晶體管和邏輯、以及需要極大的處理能力和帶寬性能的市場應(yīng)用而言，這些28nm平臺和單芯片方法相比，將提供更大的容量，更豐富的資源，并顯著降低功耗。 本文要解答堆疊硅片技術(shù)一些常見問題。

　　1.所謂的“超越摩爾定律”是什么意思?

　　答：到目前為止，FPGA 的所有工藝節(jié)點都遵循摩爾定律的發(fā)展，邏輯容量提高一倍，則成本降低一半。遺憾的是，僅僅依靠摩爾定律的發(fā)展速度，已不能滿足市場對可控功耗范圍內(nèi)實現(xiàn)更多資源以及更高代工廠良率的無止境的需求。堆疊硅片互聯(lián)技術(shù)使賽靈思能夠推出一款可有效解決上述難題的可編程解決方案。

　　2.為什么客戶不能簡單地把兩個或更多 FPGA 連接起來實現(xiàn)大規(guī)模設(shè)計?

　　答：這種簡單連接的方法有三大缺點：一是可用 I/O 數(shù)量有限，不足以連接用以供分區(qū)設(shè)計中不同 FPGA 間信號傳輸?shù)膹?fù)雜網(wǎng)絡(luò)，同時也難以連接 FPGA 到系統(tǒng)其它器件;二是 FPGA 間傳輸信號的時延限制了性能;三是在多個 FPGA 之間用標(biāo)準器件 I/O 創(chuàng)建邏輯連接會引起不必要的功耗。

　　3.使用堆疊硅片互聯(lián)技術(shù)時有沒有特殊的熱管理要求?

　　答：沒有。由于中介層為無源的，因此除了FPGA 芯片消耗熱量外，不存在其它散熱問題。因此，如果這么大的單片器件可以制造， 采用堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品就相當(dāng)于一個單芯片。

　　4.堆疊硅片互聯(lián)技術(shù)是否可靠?

　　答：是的，很可靠。由于較薄的硅中介層可有效減弱內(nèi)部堆積的應(yīng)力，一般說來堆疊硅片互聯(lián)技術(shù)封裝架構(gòu)的內(nèi)部應(yīng)力低于同等尺寸的單個倒裝 BGA 封裝，這就降低了封裝的最大塑性應(yīng)變，熱機械性能也隨之得以提升。

　　5.堆疊硅片互聯(lián)技術(shù)生產(chǎn)的 FPGA主要針對那些人群?

　　答：任何需要超過現(xiàn)有邏輯密度水平的高密度 FPGA 的客戶都能受益于采用堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品。通信、醫(yī)療、測試和測量、航空航天和國防、高性能計算以及ASIC 原型設(shè)計(仿真)等市場領(lǐng)域的客戶，當(dāng)他們希望使用FPGA來部署其下一代的、最苛刻的應(yīng)用時， 都將有機會受益于早期供應(yīng)的資源最豐富的FPGA器件。由于無需在相鄰 FPGA 間通過 I/O 接口和 PCB 走線來驅(qū)動芯片，因此此前在系統(tǒng)中使用多個 FPGA 的設(shè)計人員， 將享用到FPGA芯片之間更高的帶寬、更低的功耗、以及更快速的連接方式。

　　6.就采用堆疊硅片互聯(lián)技術(shù)的產(chǎn)品而言，賽靈思有哪些設(shè)計指南?

　　答：賽靈思的 ISE設(shè)計套件將提供新的功能，助力基于堆疊硅片互聯(lián)技術(shù)的 FPGA 產(chǎn)品的設(shè)計工作。其中有設(shè)計規(guī)則檢查(DRCs)和軟件信息可引導(dǎo)用戶實現(xiàn) FPGA 芯片間的邏輯布局布線。此外，PlanAhead 和 FPGA Editor功能增強了基于堆疊硅片互聯(lián)技術(shù)的 FPGA 器件的圖示效果，有助于開展互動設(shè)計布局規(guī)劃、分析及調(diào)試。與此同時，我們也正在編寫并推出可以為用戶提供詳細的最佳設(shè)計實踐指南的應(yīng)用手冊。

　　7.客戶必須進行設(shè)計分區(qū)嗎?軟件能否直接為他們進行設(shè)計分區(qū)?

　　答：軟件可自動將設(shè)計分配到 FPGA 芯片中，無需任何用戶干預(yù)。如果需要，客戶可在特定 FPGA 芯片中進行邏輯布局規(guī)劃。在沒有任何此類約束的情況下，軟件工具可讓算法智能地在 FPGA 芯片內(nèi)放置相關(guān)邏輯，并遵循芯片間和芯片內(nèi)的連接和時序規(guī)則。