基于FPGA的并行多通道激勵(lì)信號(hào)產(chǎn)生模塊

引? 言

　　并行測(cè)試的實(shí)現(xiàn)途徑分為軟件方式和硬件方式。用軟件方式實(shí)現(xiàn)并行測(cè)試，關(guān)鍵是對(duì)測(cè)試任務(wù)的分解和調(diào)度，但可能會(huì)產(chǎn)生競(jìng)爭(zhēng)或者死鎖現(xiàn)象。因此，在測(cè)試資源有限并且任務(wù)分解和調(diào)度算法不成熟的情況下，用軟件實(shí)現(xiàn)并行測(cè)試會(huì)很困難。用硬件方式實(shí)現(xiàn)并行測(cè)試時(shí)，需要通過提供充足的測(cè)試資源來(lái)滿足并行測(cè)試的需求，而并行測(cè)試過程中激勵(lì)資源不足同樣會(huì)造成任務(wù)分解和調(diào)度難度增加，甚至導(dǎo)致競(jìng)爭(zhēng)和死鎖，影響并行測(cè)試實(shí)現(xiàn)。因此，對(duì)多通道并行激勵(lì)信號(hào)的需求也是影響并行測(cè)試的關(guān)鍵因素。

　　1? 并行測(cè)試技術(shù)

　　并行測(cè)試技術(shù)是把并行技術(shù)引入測(cè)試領(lǐng)域中，可以較好地完成同時(shí)對(duì)多個(gè)被測(cè)對(duì)象(UUT)任務(wù)進(jìn)行測(cè)試的一種先進(jìn)的測(cè)試方法和技術(shù)，屬于下一代測(cè)試技術(shù)范疇，是支撐NxTest ATS的新技術(shù)之一。它根植于并行處理技術(shù)，其宏觀表現(xiàn)為：在并行測(cè)試程序的控制下對(duì)多個(gè)被測(cè)對(duì)象(UUTs)同時(shí)測(cè)試。相比傳統(tǒng)順序測(cè)試技術(shù)，它通過對(duì)系統(tǒng)資源的優(yōu)化利用，可以大幅度提高測(cè)試效能及測(cè)試質(zhì)量，提高測(cè)試資源利用率，降低整個(gè)武器裝備測(cè)試成本。因此，研究并行測(cè)試技術(shù)對(duì)我國(guó)測(cè)試技術(shù)的發(fā)展和提高武器裝備戰(zhàn)時(shí)的快速維護(hù)保障能力具有重要意義。

　　2? 多通道波形產(chǎn)生模塊

　　設(shè)計(jì)采用Altera公司的EP2C35作為整個(gè)系統(tǒng)的控制芯片，承擔(dān)整個(gè)并行多通道信號(hào)產(chǎn)生模塊的控制工作，內(nèi)部主要包括Nios II嵌入式軟核、波形產(chǎn)生控制器、PCI控制器等。

　　多通道波形產(chǎn)生模塊主要包括4個(gè)子模塊，分別為波形產(chǎn)生控制模塊、信號(hào)產(chǎn)生模塊、同步電路模塊和調(diào)理輸出模塊。波形產(chǎn)生模塊采用DDS技術(shù)，該技術(shù)產(chǎn)生的波形具備波形頻譜純凈，穩(wěn)定度高，切換時(shí)間短，頻率、相位和幅度可調(diào)等特點(diǎn)。設(shè)計(jì)中采用ADI公司的AD9854芯片來(lái)實(shí)現(xiàn)此模塊的功能。

　　波形產(chǎn)生模塊為4個(gè)通道，各通道之間相互獨(dú)立，且可以在不影響其他通道工作的情況下獨(dú)立地發(fā)起或者終止輸出。同時(shí)為了滿足測(cè)試系統(tǒng)對(duì)多路同步激勵(lì)的需求，模塊還需具備多通道同步的能力，并可以配置同步的通道數(shù)量及各通道間相互信號(hào)關(guān)系。輸出激勵(lì)的控制命令信號(hào)經(jīng)PCI總線傳輸?shù)?a target="_blank">FPGA中，F(xiàn)PGA將接收到的命令經(jīng)過解析后分別送入同步模塊、DDS信號(hào)產(chǎn)生模塊和調(diào)理輸出模塊。各通道的DDS信號(hào)產(chǎn)生模塊接收到控制命令后與同步模塊配合產(chǎn)生同步或者異步激勵(lì)，最后由調(diào)理輸出模塊實(shí)現(xiàn)輸出波形的濾波和幅度控制。圖1為多通道波形產(chǎn)生模塊硬件設(shè)計(jì)原理框圖。

3 多通道波形控制器

　　3.1? 結(jié)? 構(gòu)

　　波形產(chǎn)生控制器是整個(gè)模塊正常運(yùn)行的核心，主要完成信號(hào)產(chǎn)生控制、信號(hào)增益控制以及同步控制。多通道波形產(chǎn)生控制器主要由異步FIFO、同步邏輯與信號(hào)產(chǎn)生和調(diào)理輸出組成，圖2為波形產(chǎn)生控制器的結(jié)構(gòu)框圖。用戶控制命令經(jīng)PCI控制器傳輸至Nios II嵌入式軟核后，首先經(jīng)過譯碼處理，將控制命令按通道進(jìn)行分類，而后傳輸至波形產(chǎn)生控制器中的異步FIFO進(jìn)行緩沖。此刻各通道的控制命令主要包括同步命令、信號(hào)產(chǎn)生控制字以及增益控制命令，經(jīng)過串／并轉(zhuǎn)換后的同步命令控制著通道間的同步時(shí)序關(guān)系，而信號(hào)產(chǎn)生控制字和增益控制字則以并行方式輸出至外圍電路中，完成信號(hào)產(chǎn)生和調(diào)理輸出。

　　3.2? 實(shí)? 現(xiàn)

　　3.2.1? 異步FIFO

　　多通道信號(hào)產(chǎn)生控制器中具有4個(gè)獨(dú)立的FIFO，主要用于緩沖PCI控制器與波形產(chǎn)生控制器2個(gè)異步時(shí)鐘域的數(shù)據(jù)傳輸，主要包括讀／寫時(shí)鐘信號(hào)、讀／寫請(qǐng)求信號(hào)、數(shù)據(jù)輸入／輸出信號(hào)和空／滿標(biāo)志位。讀請(qǐng)求信號(hào)(rdreq)有效時(shí)，在讀時(shí)鐘(rdclk)的上升沿處FIFO輸出數(shù)據(jù)；寫請(qǐng)求信號(hào)(wrreq)有效時(shí)，在寫時(shí)鐘(wrclk)的上升沿處FIFO寫入信號(hào)；空／滿標(biāo)志位決定了數(shù)據(jù)能夠?qū)懭牖蜃x出，模塊中采用寫滿標(biāo)志位(wrfull)來(lái)表示FIFO內(nèi)部存儲(chǔ)空間的使用情況。圖3為16×256位的異步FIFO工作仿真圖。

　　3.2.2? 同步邏輯

　　同步邏輯實(shí)現(xiàn)多通道波形產(chǎn)生控制模塊的同步控制。信號(hào)產(chǎn)生通道的工作狀態(tài)有閑置、異步工作和同步工作3種狀態(tài)，由用戶提供的同步控制命令決定。當(dāng)波形產(chǎn)生控制命令加載到輸出寄存器后，在接收到“準(zhǔn)備好”命令后同步邏輯控制指定通道同步的輸出控制命令。設(shè)計(jì)要求各通道具有獨(dú)立產(chǎn)生信號(hào)的能力，且任意通道間可實(shí)現(xiàn)同步操作。首先由同步邏輯產(chǎn)生2分頻、3分頻和4分頻電路分別同步2路、3路和4路的信號(hào)輸入，只有1路信號(hào)輸出時(shí)采用串行時(shí)鐘即可。然后根據(jù)用戶同步通道控制命令，控制多路選擇通道輸出相應(yīng)的同步時(shí)鐘。采用同步時(shí)鐘選擇方法設(shè)計(jì)的多路同步時(shí)鐘仿真圖如圖4所示。

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　　從圖中可見，2位的同步時(shí)鐘控制地址s1、s0控制著同步時(shí)鐘DDSclk的輸出。當(dāng)?shù)刂肺籹1和s0分別為00、01、10和11時(shí)，同步時(shí)鐘DDSclk分別輸出了串行時(shí)鐘和串行時(shí)鐘2分頻、3分頻與4分頻。其中2分頻和4分頻通過對(duì)串行時(shí)鐘計(jì)數(shù)跳轉(zhuǎn)即可實(shí)現(xiàn)，方法簡(jiǎn)單且效果良好。對(duì)于3分頻的實(shí)現(xiàn)則要復(fù)雜一點(diǎn)，方法是通過將2個(gè)占空比不為50％的3分頻信號(hào)相與得到1個(gè)占空比為50％的時(shí)鐘輸出，如圖中div3：inst10／b與div：inst10／c相與得到的3分頻時(shí)鐘輸出div3output。

3.2.3? 信號(hào)產(chǎn)生和調(diào)理輸出

　　信號(hào)產(chǎn)生和調(diào)理輸出部分的作用是通過接收控制命令對(duì)各通道的DDS電路進(jìn)行控制。經(jīng)過FIFO緩沖的16位來(lái)自用戶的控制命令FIFO_DATA，由數(shù)據(jù)控制部分識(shí)別、解析、校驗(yàn)后傳輸?shù)綌?shù)據(jù)串／并轉(zhuǎn)換模塊，串／并轉(zhuǎn)換模塊按照數(shù)據(jù)格式的要求將其轉(zhuǎn)換為2位通道地址總線部分(c1，c0)、6位DDS寄存器地址總線部分(d5～d0)和8位數(shù)據(jù)總線部分(d7～d0)，組成16位控制字，如下所示：

　　由2位的通道地址選中命令接收通道，6位的DDS寄存器地址總線輸出后控制AD9854的寄存器的0x00～0x27單元，8位的數(shù)據(jù)總線傳輸波形產(chǎn)生信息和增益控制信息。其中6位的地址總線除了作為DDS寄存器地址外，還用于同步狀態(tài)的設(shè)置。當(dāng)?shù)刂房偩€為0x3F時(shí)，控制器進(jìn)入同步設(shè)置狀態(tài)，此刻的8位數(shù)據(jù)總線用于傳輸同步設(shè)置內(nèi)容。圖5為并行多通道波形產(chǎn)生模塊的部分狀態(tài)轉(zhuǎn)換圖。

　　圖6為信號(hào)產(chǎn)生和調(diào)理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線，DDSD1～DDSD4為8位的數(shù)據(jù)總線，DDSclk為同步時(shí)鐘。通過同步設(shè)置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時(shí)鐘的2分頻。從圖中可看出，此次是對(duì)1、3通道進(jìn)行信號(hào)產(chǎn)生的控制，而沒有對(duì)2、4通道進(jìn)行操作。同時(shí)將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅(qū)動(dòng)DDSAl輸出0x01，DDSD1輸出0x25。

　　4? 模塊測(cè)試

　　首先對(duì)各通道的信號(hào)產(chǎn)生電路進(jìn)行單獨(dú)的測(cè)試，然后任意選擇2路通道產(chǎn)生獨(dú)立的激勵(lì)信號(hào)，再分別選擇3路和4路通道進(jìn)行測(cè)試。進(jìn)行以上測(cè)試測(cè)得模塊各通道間異步工作正常，而后進(jìn)行通道同步測(cè)試。設(shè)置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設(shè)置模塊，設(shè)置通道選擇和通道輸出頻率后，對(duì)同步通道進(jìn)行測(cè)試，測(cè)得同步通道模塊工作正常，滿足設(shè)計(jì)要求。

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　　圖7為7個(gè)通道同時(shí)輸出波形的測(cè)試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨(dú)立輸出的方波。測(cè)試后發(fā)現(xiàn)，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵(lì)信號(hào)的能力。

　　結(jié)? 語(yǔ)

　　本文以并行多通道信號(hào)產(chǎn)生模型為依據(jù)，設(shè)計(jì)并實(shí)現(xiàn)了以FPGA為核心器件的并行多通道信號(hào)產(chǎn)生模塊，主要包括FPGA系統(tǒng)設(shè)計(jì)和多通道波形產(chǎn)生模塊設(shè)計(jì)。通過模塊測(cè)試后發(fā)現(xiàn)，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵(lì)信號(hào)的能力。在后續(xù)的研究中，以產(chǎn)生各種復(fù)雜的激勵(lì)信號(hào)為主，并通過增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機(jī)制，充分挖掘各通道的并行特性。