Vivado IP集成器

Vivado起航
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大家好，歡迎Vivado的一個快速演示，它是xilinx新的設(shè)計套件，應(yīng)用到7系列和以上的系列器件。
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開始
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?????? 當你打開Vivado IDE集成設(shè)計環(huán)境的時候，你首先看到的是開始頁，在右邊是文檔，方法指導(dǎo)手冊和指引。
左邊是向?qū)?，他指?dǎo)你創(chuàng)建新的工程，包括如何從ise和Planahead工具遷移到vivado。
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快速集成設(shè)計環(huán)境概要
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?????? 創(chuàng)建一個新的工程后，Vivado IDE集成設(shè)計環(huán)境包含工程總結(jié)標簽就打開了，這個標簽給你有關(guān)你的工程信息，比如現(xiàn)在的狀態(tài)，編譯流程，設(shè)置，錯誤和警告信息。
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這個頂層菜單和工具條給你訪問到通用的功能。
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你工程的設(shè)計源被列在源視圖里。
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左邊的這個部分叫做流程導(dǎo)航器。這是你控制和分析Vivado能力的地方，在后面的演示里，我們會一步一步來討論。在Vivado集成設(shè)計環(huán)境里，你能管理源文件，實現(xiàn)流程和所有的設(shè)計分析。
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?????? 在Vivado里，有一個新的功能是IP裝配，也叫做IP集成。這個演示的剩下部分會顯示如何快速和容易地使用IP集成來創(chuàng)建一個復(fù)雜的子系統(tǒng)。
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?創(chuàng)造IP集成器設(shè)計演示
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?????? IP 集成器是一個圖形化設(shè)計工具，它在復(fù)雜的IP block（模塊）之間做接口級的連接。然而，因為IP集成器緊緊地連接到了Vivado IDE，設(shè)計者能在圖形化環(huán)境和Tcl互動之間切換。
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我們開始運行一個簡單的MicroBlaze軟處理器系統(tǒng)腳本。
當這個腳本在運行的時候，你能看見獨立的IP 模塊放置在模塊框圖里，還有在這些模塊之間的接口級網(wǎng)線連接。
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我要加一些模塊到這個設(shè)計里，開始，打開這個MicoBlaze配置對話框，同時使能調(diào)試接口和AXI4數(shù)據(jù)接口。通過右擊這個圖，IP就能被加到這個設(shè)計里，你也能使用查找對話框快速地來找到這些接口。這個IP可以來自第三方，也可以是你自己的。一個調(diào)試模塊被加上了，也連接到了處理器。注意開始很深的綠色線標記表明可能的連接，很深的藍色線表示這是個接口級的連接。這個連接由多個相關(guān)的信號組成。在IP打包進程中，這是通過IP-XACT自動地創(chuàng)建。
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現(xiàn)在，一個AXI GPIO外設(shè)會被連接到處理器，來自這個GPIO的輸出信號會作為外部的信號。
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?為了演示接口級連接的強大功能，我會在MicroBlaze處理器展開這個AXI接口。所有要求的AXI4信號需要用單一連接連接到GPIO的外設(shè)。當這些接口級的連接創(chuàng)建時，互聯(lián)的DRC（設(shè)計規(guī)則檢查）也被實時地運行。
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??????? IP集成器支持任意的層次級。組成存儲系統(tǒng)的5個IP模塊現(xiàn)在會移動成自己的層次。這個白色盒子顯示了你的層次。IP整合器支持任意的設(shè)計層次級。
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?????? IP集成器在互聯(lián)的IP模塊之間支持全部的參數(shù)傳播，確保結(jié)構(gòu)化設(shè)計的正確性。一旦一個設(shè)計完成，Verilog或VHDL從這個框圖中就被產(chǎn)生。這整個IP框圖，或者任意的層次級能被快速地封裝并添加到Vivado的IP 目錄中。使系統(tǒng)級的IP模塊可以被重用。

?供貨情況
Vivado 設(shè)計套件 2012.1 版本現(xiàn)已作為早期試用計劃的一部分推出?？蛻艨陕?lián)系所在地的賽靈思代表。今夏早些時候?qū)⒐_發(fā)布 2012.2 版本，今年晚些時候還將推出 WebPACK。目前采用 ISE 設(shè)計套件版本的客戶將免費獲得最新 Vivado 設(shè)計套件版本和IDS。賽靈思將繼續(xù)為針對 7 系列及早期產(chǎn)品設(shè)計的客戶提供 ISE 設(shè)計套件支持。如需更多信息，敬請訪問以下網(wǎng)址：www.xilinx.com/cn/design-tools。
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關(guān)于賽靈思
賽靈思致力于開發(fā)All Programmable的技術(shù)和器件，超越了硬件進入軟件，超越了數(shù)字進入模擬，超越了單芯片進入了3D堆疊芯片。這些行業(yè)領(lǐng)先的器件與其新一代設(shè)計環(huán)境和IP相結(jié)合，可以滿足從可編程邏輯到可編程系統(tǒng)集成領(lǐng)域更廣泛的客戶需求。如需了解更多信息，請訪問賽靈思公司中文網(wǎng)站：www.xilinx.com/cn.

賽靈思vivado設(shè)計套件專題:http://srfitnesspt.com/topic/tech/vivado/

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Vivado(64979) Vivado(64979)
IP集成器(5763) IP集成器(5763)

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在IP集成器中調(diào)試AXI接口有哪些優(yōu)勢？

用戶可以使用IP集成器連接IP模塊創(chuàng)建復(fù)雜的系統(tǒng)設(shè)計。通過接口構(gòu)建基于模塊的設(shè)計，一般情況下接口包含多個總線和大量的信號線。因此，為了方便在硬件上調(diào)試那些包含大量接口的設(shè)計，就需要驗證設(shè)計的接口連接。

2018-04-18 15:28:24

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2018-09-25 09:18:01

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如何將Vivado IP和第三方綜合工具配合使用

觀看視頻，學(xué)習(xí)如何將 Vivado IP 和第三方綜合工具配合使用。此視頻將通過一個設(shè)計實例引導(dǎo)您完成創(chuàng)建自定義 IP 的步驟；用第三方綜合工具IP黑盒子來審查所需 IP 輸出；整合 Vivado IP 網(wǎng)表和第三方綜合工具網(wǎng)表的兩個方法，即 “網(wǎng)表項目模式” 和 “非項目 Tcl 腳本模式”。

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此視頻概述了Vivado Design Suite中的IP加密。它涵蓋了IP加密工具流程，如何準備加密IP以及如何在Vivado中運行加密工具。

2018-11-20 06:34:00

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2940

如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進行交互

了解Vivado中的Logic Debug功能，如何將邏輯調(diào)試IP添加到設(shè)計中，以及如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進行交互。

2018-11-30 06:22:00

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如何使用Vivado Design Suite IP Integrator的調(diào)試AXI接口

了解如何使用Vivado Design Suite IP Integrator有效地調(diào)試AXI接口。本視頻介紹了如何使用該工具的好處，所需的調(diào)試步驟和演示。

2018-11-29 06:00:00

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如何使用Vivado IP Integrator組裝具有多個時鐘域的設(shè)計

該視頻演示了如何使用Vivado IP Integrator組裝具有多個時鐘域的設(shè)計。它顯示了Vivado中的設(shè)計規(guī)則檢查和功能如何幫助用戶自動執(zhí)行此流程。

2018-11-27 07:40:00

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調(diào)用Vivado IP核的方法

在開發(fā)PL時一般都會用到分頻或倍頻，對晶振產(chǎn)生的時鐘進行分頻或倍頻處理，產(chǎn)生系統(tǒng)時鐘和復(fù)位信號，下面就介紹一下在vivado2017.3中進行PL開發(fā)時調(diào)用IP的方法。

2018-12-22 14:26:38

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FPGA實現(xiàn)基于Vivado的BRAM IP核的使用

? Xilinx公司的FPGA中有著很多的有用且對整個工程很有益處的IP核，比如數(shù)學(xué)類的IP核，數(shù)字信號處理使用的IP核，以及存儲類的IP核，本篇文章主要介紹BRAM ?IP

2020-12-29 15:59:39

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如何在vivado創(chuàng)建新工程上使用IP集成器創(chuàng)建塊設(shè)計

本文介紹如何在 vivado 開發(fā)教程(一) 創(chuàng)建新工程的基礎(chǔ)上, 使用IP集成器, 創(chuàng)建塊設(shè)計。

2022-02-08 10:47:39

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Vivado中xilinx_BRAM IP核使用

Vivado2017.2 中BRAM版本為 Block Memory Generator Specific Features 8.3。BRAM IP核包括有5種類型：Single-port RAM 單端口RAM，Simple Dual-port RAM 簡單雙端口RAM（A寫數(shù)據(jù)B讀數(shù)據(jù)）

2021-03-10 06:15:56

VCS獨立仿真Vivado IP核的一些方法總結(jié)

前年，發(fā)表了一篇文章《VCS獨立仿真Vivado IP核的一些方法總結(jié)》（鏈接在參考資料1），里面簡單講述了使用VCS仿真Vivado IP核時遇到的一些問題及解決方案，發(fā)表之后經(jīng)過一年多操作上也有

2021-03-22 10:31:16

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淺析Vivado的IP核DDS使用方式及注意事項

vivado提供了DDS IP核可以輸出正余弦波形，配置方法如下

2021-04-27 15:52:10

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關(guān)于Vivado三種常用IP核的調(diào)用詳細解析

vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運算（乘法器、除法器、浮點運算器等）、信號處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫（例如C語言中的printf（）函數(shù)），可以直接調(diào)用，非常方便，大大加快了開發(fā)速度。

2021-04-27 15:45:12

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如何導(dǎo)出IP以供在Vivado Design Suite中使用？

以供在 Vivado Design Suite 中使用、如何將其連接到其它 IP 核與處理器以及如何在板上運行工程。本篇博文將分為 3 個部分： 1. 從 Vitis HLS 導(dǎo)出 IP。 2.

2021-04-26 17:32:26

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基于VIVADO的PCIE IP的使用

基于VIVADO的PCIE IP的使用項目簡述上一篇內(nèi)容我們已經(jīng)對PCIE協(xié)議進行了粗略的講解。那么不明白具體的PCIE協(xié)議，我們就不能在FPGA中使用PCIE來進行高速數(shù)據(jù)傳輸了嗎？答案是否

2021-08-09 16:22:10

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Vivado BDC (Block Design Container)怎么用

談到BDC（Block DesignContainer）就不得不提IPI（IP Integrator）。IPI常被翻譯為“IP集成器”，也是有道理的。它提供了一種“圖形化+模塊化”的設(shè)計方式。若用過

2021-11-09 09:43:17

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使用VIvado封裝自定IP并使用IP創(chuàng)建工程

在FPGA實際的開發(fā)中，官方提供的IP并不是適用于所有的情況，需要根據(jù)實際修改，或者是在自己設(shè)計的IP時，需要再次調(diào)用時，我們可以將之前的設(shè)計封裝成自定義IP，然后在之后的設(shè)計中繼續(xù)使用此IP。因此本次詳細介紹使用VIvado來封裝自己的IP，并使用IP創(chuàng)建工程。

2022-04-21 08:58:05

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在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計

Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無線電平臺，在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯核(SD-FEC)、FPGA邏輯、完整的ARM處理器子系統(tǒng)和高速收發(fā)器等。

2022-06-08 16:07:54

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如何導(dǎo)出IP以供在 Vivado Design Suite 中使用

在本篇博文中，我們將學(xué)習(xí)如何導(dǎo)出 IP 以供在 Vivado Design Suite 中使用、如何將其連接到其它 IP 核與處理器以及如何在板上運行工程。

2022-07-08 09:34:00

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Vivado Synthesis的各種流程

Vivado IPI （IP Integrator）提供了直觀的模塊化的設(shè)計方法。用戶可以將Vivado IP Catalog中的IP、用戶自己的RTL代碼、或者用戶已有的BD文件添加到IP Integrator中構(gòu)成Block Design，設(shè)計更復(fù)雜的系統(tǒng)，如下圖所示。

2022-07-15 11:39:12

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