您的位置：電子發(fā)燒友網(wǎng) > 電子技術(shù)應(yīng)用 > 嵌入式技術(shù) > FPGA/ASIC技術(shù) >
PLD設(shè)計(jì)速成（8）-下載驗(yàn)證(2)
2012年05月18日 16:56 來(lái)源：本站整理 作者：秩名 我要評(píng)論(0)
穩(wěn)壓電源和實(shí)驗(yàn)板連接端
下載電纜和電源都連接好后的圖：
D：把電源開關(guān)撥到ON，打開電源
點(diǎn)擊菜單MAX plusII ->programmer
將會(huì)彈出編程窗口：
本文導(dǎo)航
- 第 1 頁(yè)：PLD設(shè)計(jì)速成（8）-下載驗(yàn)證(1)
- 第 2 頁(yè)：穩(wěn)壓電源和實(shí)驗(yàn)板連接端
- 第 3 頁(yè)：選擇適當(dāng)?shù)木幊唐?/a>
標(biāo)簽：VHDL語(yǔ)言(20)PLD芯片(9)三人表決器(9)
用戶評(píng)論
發(fā)表評(píng)論
PLD芯片業(yè)界動(dòng)態(tài)
PLD芯片技術(shù)應(yīng)用
VHDL語(yǔ)言技術(shù)應(yīng)用
VHDL語(yǔ)言資料下載
- 異步串行通信接口電路的VHDL語(yǔ)言設(shè)計(jì)
- 基本數(shù)學(xué)運(yùn)算庫(kù) -包括各種用VHDL語(yǔ)言描述的基本數(shù)學(xué)運(yùn)算單
- VHDL語(yǔ)言的常用語(yǔ)法
- VHDL語(yǔ)言的程序結(jié)構(gòu)與數(shù)據(jù)類型
- vhdl語(yǔ)言實(shí)例集
- 基于CPLD的VHDL語(yǔ)言數(shù)字鐘(含秒表)設(shè)計(jì)
- VHDL語(yǔ)言實(shí)現(xiàn)DDR2 SDRAM控制
- VHDL語(yǔ)言在狀態(tài)機(jī)電路中的設(shè)計(jì)
- 基于VHDL語(yǔ)言的智能密碼鎖設(shè)計(jì)
- VHDL語(yǔ)言電子科技大學(xué)課件 PPT