JESD204的發(fā)展意義 - FPGA通用接口JESD204轉(zhuǎn)換器接口標(biāo)準(zhǔn)詳解

在JESD204標(biāo)準(zhǔn)之前的兩個(gè)版本中，沒(méi)有確保通過(guò)接口的確定延遲相關(guān)的條款。JESD204B修訂版通過(guò)提供一種機(jī)制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。其工作機(jī)制之一是：在定義明確的時(shí)刻使用SYNC~輸入信號(hào)，同時(shí)初始化所有通道中轉(zhuǎn)換器
最初的通道對(duì)齊序列。另一種機(jī)制是使用SYSREF信號(hào)——一種JESD204B定義的新信號(hào)。SYSREF信號(hào)作為主時(shí)序參考，通過(guò)每個(gè)發(fā)射器和接收器的設(shè)備時(shí)鐘以及本地多幀時(shí)鐘對(duì)齊所有內(nèi)部分頻器。這有助于確保通過(guò)系統(tǒng)的確定延遲。JESD204B規(guī)范定義了三種設(shè)備子類(lèi)：子類(lèi)0——不支持確定延遲；子類(lèi)1——使用SYSREF的確定延遲；以及子類(lèi)2——使用SYNC~的確定延遲。子類(lèi)0可與JESD204A鏈路做簡(jiǎn)單對(duì)比。子類(lèi)1最初針對(duì)工作在500MSPS或以上的轉(zhuǎn)換器，而子類(lèi)2最初針對(duì)工作在500MSPS以下的轉(zhuǎn)換器。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將設(shè)備劃分為三個(gè)不同的速度等級(jí)：所有三個(gè)速度等級(jí)的源阻抗和負(fù)載阻抗相同，均定義為100  ±20%。第一速度等級(jí)與JESD204和JESD204A標(biāo)準(zhǔn)定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口最高為3.125Gbps。JESD204B的第二速度等級(jí)定義了通道數(shù)據(jù)速率最高為6.375 Gbps的電氣接口。該速度等級(jí)將第一速度等級(jí)的最低差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級(jí)定義了通道數(shù)據(jù)速率最高為12.5 Gbps的電氣接口。該速度等級(jí)電氣接口要求的最低差分電平降低至360 mV峰峰值。隨著不同速度等級(jí)的通道數(shù)據(jù)速率的上升，通過(guò)降低所需驅(qū)動(dòng)器的壓擺率，使得所需最低差分電平也隨之降低，以便物理實(shí)施更為簡(jiǎn)便。

為提供更多的靈活性，JESD204B版本采用設(shè)備時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統(tǒng)的絕對(duì)時(shí)間參照。幀時(shí)鐘和轉(zhuǎn)換器采樣時(shí)鐘通常是相同的。這樣就沒(méi)有足夠的靈活性，而且當(dāng)要將此同樣的信號(hào)路由給多個(gè)設(shè)備并計(jì)數(shù)不同路由路徑之間的偏
斜時(shí)，就會(huì)對(duì)系統(tǒng)設(shè)計(jì)產(chǎn)生不必要的復(fù)雜性。JESD204B中，采用設(shè)備時(shí)鐘作為JESD204系統(tǒng)每個(gè)元件的時(shí)間參照。每個(gè)轉(zhuǎn)換器和接收器分別接收由時(shí)鐘發(fā)生器電路產(chǎn)生的設(shè)備時(shí)鐘，該發(fā)生器電路負(fù)責(zé)從同一個(gè)源產(chǎn)生所有設(shè)備的時(shí)鐘。這讓系統(tǒng)設(shè)計(jì)更加靈活，但需為每個(gè)給定設(shè)備指定幀時(shí)鐘和設(shè)備時(shí)鐘之間的關(guān)系。

JESD204——為什么我們要重視它？

就像幾年前LVDS開(kāi)始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的首選，JESD204有望在未來(lái)數(shù)年內(nèi)以類(lèi)似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉(zhuǎn)換器的速度和分辨率以及對(duì)更低功耗的要求最終使得CMOS和LVDS將不再適合轉(zhuǎn)換器。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。雖然LVDS的電流和功耗依然相對(duì)較為平坦，但接口可支持的最高速度受到了限制。這是由于驅(qū)動(dòng)器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所導(dǎo)致的。圖4顯示一個(gè)雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。

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在大約150 – 200 MSPS和14位分辨率時(shí)，就功耗而言，CML輸出驅(qū)動(dòng)器的效率開(kāi)始占優(yōu)。CML的優(yōu)點(diǎn)是：因?yàn)閿?shù)據(jù)的串行化，所以對(duì)于給定的分辨率，它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說(shuō)明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì)，因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí)，該規(guī)范要求降低峰峰值電壓水平。同樣，針對(duì)給定的轉(zhuǎn)換器分辨率和采樣率，所需的引腳數(shù)目也大為減少。表1顯示采用200 MSPS轉(zhuǎn)換器的三種不同接口各自的引腳數(shù)目，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，數(shù)據(jù)用作每個(gè)通道數(shù)據(jù)的同步時(shí)鐘，使用CML輸出時(shí)，JESD204B數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為4.0 Gbps。從該表中可以發(fā)現(xiàn)，使用CML驅(qū)動(dòng)器的JESD204B優(yōu)勢(shì)十分明顯，引腳數(shù)大為減少。

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業(yè)內(nèi)領(lǐng)先的數(shù)據(jù)轉(zhuǎn)換器供應(yīng)商ADI預(yù)見(jiàn)到了推動(dòng)轉(zhuǎn)換器數(shù)字接口向JESD204(由JEDEC定義)發(fā)展的趨勢(shì)。ADI自從初版JESD204規(guī)范發(fā)布之時(shí)起即參與標(biāo)準(zhǔn)的定義。截至目前為止，ADI發(fā)布了多款轉(zhuǎn)換器產(chǎn)品， 兼容JESD204、JESD204A和JESD204B。AD9639是一款四通道、12位、170/210 MSPS ADC，集成JESD204接口。AD9644和AD9641是14位、80/155 MSPS、雙通道/單通道ADC，集成JESD204A接口。ADI發(fā)布的采用JESD204串行接口的最新ADC是AD9250，這是一款采用JESD204B的雙通道14位250MSPSADC。DAC這方面，最近發(fā)布的AD9128是一款雙通道、16位、1.25 GSPS DAC，集成JESD204A接口。欲了解有關(guān)ADI公司兼容JESD204標(biāo)準(zhǔn)的更多產(chǎn)品。

隨著轉(zhuǎn)換器速度和分辨率的提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長(zhǎng)。隨著JESD204串行數(shù)據(jù)接口的發(fā)明，業(yè)界開(kāi)始意識(shí)到了這點(diǎn)。接口規(guī)范依然在不斷發(fā)展中，以提供更優(yōu)秀、更快速的方法將數(shù)據(jù)在轉(zhuǎn)換器和FPGA(或ASIC)之間傳輸。接口經(jīng)過(guò)兩個(gè)版本的改進(jìn)和實(shí)施，以適應(yīng)對(duì)更高速度和分辨率轉(zhuǎn)換器不斷增長(zhǎng)的需求。展望轉(zhuǎn)換器數(shù)字接口的發(fā)展趨勢(shì)，顯然JESD204有望成為數(shù)字接口至轉(zhuǎn)換器的業(yè)界標(biāo)準(zhǔn)。每個(gè)修訂版都滿(mǎn)足了對(duì)于改進(jìn)其實(shí)施的要求，并允許標(biāo)準(zhǔn)演進(jìn)以適應(yīng)轉(zhuǎn)換器技術(shù)的改變及由此帶來(lái)的新需求。隨著系統(tǒng)設(shè)計(jì)越來(lái)越復(fù)雜，以及對(duì)轉(zhuǎn)換器性能要求的提高，JESD204標(biāo)準(zhǔn)應(yīng)該可以進(jìn)一步調(diào)整和演進(jìn)，滿(mǎn)足新設(shè)計(jì)的需要。