基于FPGA設(shè)計時效仿真技術(shù)的驗證以及其應(yīng)用

隨著FPGA器件體積和復(fù)雜性的不斷增加，設(shè)計工程師越來越需要有效的驗證方。時序仿真可以是一種能發(fā)現(xiàn)最多問題的驗證方法，但對許多設(shè)計來說，它 常常是最困難和費時的方法之一。過去，采用標(biāo)準(zhǔn)臺式計算機(jī)的時序仿真是以小時或分鐘計算的，但現(xiàn)在對某些項目來說，在要求采用高性能64位服務(wù)器的情況下，其測試時間卻要幾天甚至幾周。這樣，這種方法首先消弭了采用FPGA帶來的上市時間和實施成本方面的好處。

FPGA設(shè)計和驗證工程師當(dāng)今面臨的最大挑戰(zhàn)之一是時間和資源制約。隨著FPGA在速度、密度和復(fù)雜性方面的增加，為完成一個完整時序驗證，不僅對人力也對計算機(jī)處理器和存儲器提出了更多更高的要求。另外，對設(shè)計和驗證工程師來說(許多情況可能是同一個人)，這為在更短的時限內(nèi)，以更大信心對當(dāng)今的FPGA設(shè)計在第一次就可實施徹底成功驗證提出了更艱巨的挑戰(zhàn)。

時序仿真的重要性

為確保設(shè)計可以工作及能連續(xù)穩(wěn)定工作，當(dāng)今的FPGA既需要功能又需要時序仿真。FPGA設(shè)計的復(fù)雜性在增加，而傳統(tǒng)的驗證方法論又不再有效。 過去，在FPGA設(shè)計流中，模擬并非一個重要階段。但眼下，卻成為最關(guān)鍵的步驟之一。當(dāng)采用類似Xilinx的Virtex-5 FPGA Family等更先進(jìn)FPGA設(shè)計時，時序仿真就變得尤其重要。

傳統(tǒng)的FPGA驗證方法是：

1.功能模擬

在驗證過程中，功能模擬是個非常重要的部分，但不應(yīng)是唯一部分。當(dāng)進(jìn)行功能模擬時，它只對RTL設(shè)計的功能性進(jìn)行測試。它不包括任何時序信息，它也不考慮由實現(xiàn)和優(yōu)化對原初設(shè)計造成的改變。

2. 靜態(tài)時序分析/形式驗證

許多工程師認(rèn)為為校驗設(shè)計是否滿足時序要求，只需進(jìn)行靜態(tài)時序分析。將此作為唯一時序分析方法有很多缺陷。靜態(tài)分析無法發(fā)現(xiàn)當(dāng)設(shè)計動態(tài)運行時， 才能發(fā)現(xiàn)的任何問題。靜態(tài)分析僅能顯示該設(shè)計作為整體是否可滿足設(shè)置和保持要求且一般僅達(dá)到施加的時序約束的水平。在實際系統(tǒng)中，動態(tài)因素可造成FPGA 的時序違規(guī)。例子之一是塊RAM(Block Ram)沖突。在FPGA器件中，隨著雙端口塊RAM(Dual Port Block Rams)的引入，應(yīng)留心避免同時讀/寫同一個區(qū)域，否則，讀取的數(shù)據(jù)會不正確。靜態(tài)分析工具將永遠(yuǎn)無法發(fā)現(xiàn)該問題。類似，若有被誤讀的時間規(guī)范 (timespec)，靜態(tài)時序分析也將難以發(fā)現(xiàn)此問題。

3. 在系統(tǒng)測試

實際上，每位工程師都依賴該方法進(jìn)行最終測試。若設(shè)計能在板上工作且通過了各種測試，則該設(shè)計就將被發(fā)布。這肯定是個非常好的測試，但它也許沒 能發(fā)現(xiàn)全部問題。有時，在一些邊界情況(corner-case)被發(fā)現(xiàn)前，設(shè)計需運行相當(dāng)長的時間。諸如時序違約等問題并非在所有芯片中都以相同方式顯 露出來。當(dāng)發(fā)現(xiàn)這些問題時，設(shè)計通常已交到用戶手中。這意味著為找出此問題所導(dǎo)致的高成本、停工期和挫折感。為能正確完成在系統(tǒng)測試，必須清除全部硬件故 障，其中包括與SSO相關(guān)的問題、交叉干擾以及其它與板卡關(guān)聯(lián)的問題。若在啟動在系統(tǒng)測試前，有需要連接的外部接口，則將延緩產(chǎn)品的上市時間。

從上可知，傳統(tǒng)的驗證方法不足以進(jìn)行完整的系統(tǒng)驗證。有充足理由進(jìn)行動態(tài)時序分析。

時序仿真是可在其中進(jìn)行動態(tài)分析的唯一方法。許多工程師有令人信服的理由拒絕進(jìn)行時序分析。一些主要擔(dān)心問題是：
它很費時；
為執(zhí)行驗證，需要大量存儲器和處理器資源；
為沒有辦法重復(fù)使用取自功能模擬的測試基準(zhǔn)，必須創(chuàng)制新測試基準(zhǔn)；
為因為整個網(wǎng)絡(luò)表是展開的，所以設(shè)計調(diào)試成為一件瑣事，另外，沒辦法及時定位問題所在；
為時序仿真顯示最壞情況的數(shù)量，設(shè)計本身可能足夠超脫，不至于如此興師動眾；
為并非所有子模塊都是在一個環(huán)境下進(jìn)行編程的；
為無法將在各個不同場所編程的部分分開，因為這些部分的設(shè)計師應(yīng)是那些為能進(jìn)行驗證從而對設(shè)計有更深刻把握的人。

這些都是正當(dāng)?shù)年P(guān)注，這也就是為什么下一節(jié)將討論工程師能做些什么以克服其中某些問題的原因。

在時序仿真中采用Netgen以獲得精準(zhǔn)結(jié)果

Xilinx提出了一種革命性方法以從Netgen中得到用于動態(tài)分析匹配的靜態(tài)時序分析數(shù)和時序數(shù)。與-pcf 開關(guān)一起運行Netgen并指向一個有效PCF文件將確保得自Trce和Netgen的數(shù)將互相匹配。

在時序計算時，所有新Xilinx架構(gòu)都利用了相對最小數(shù)(Relative Minimums)的好處。利用相對最小數(shù)意味著在設(shè)置計算以及相反的保持計算時，將采用最大時鐘延時和最小數(shù)據(jù)延時。目前的模擬器不支持使用相同SDF 文件中分別取自MIN域和MAX域的數(shù)?；谠撓拗疲琗ilinx需要兩個不同的模擬-- 一個用于設(shè)置，另一個用于保持。