充分利用DSP資源，我們需要對(duì)DSP48E1有所了解。 1.DSP48E1介紹 DSP48E1是7系列的最小計(jì)算單元，DSP資源，支持許多獨(dú)立的功能，其基本功能如下所示 DSP48E1簡(jiǎn)易模型 包括： 帶有D寄存器的25位預(yù)加法器 25*18二進(jìn)制乘法 48位累加 三輸入加法 其他的一些功能還包括
2020-09-30 11:48:55
26617 
之前的文章對(duì)Block Memory Generator的原生接口做了說(shuō)明和仿真，本文對(duì)AXI接口進(jìn)行說(shuō)明。
2023-11-14 18:25:10685 
和C寄存器，具有獨(dú)立的復(fù)位和時(shí)鐘啟用?！ ?CARRYCASCIN和CARRYCASCOUT內(nèi)部級(jí)聯(lián)信號(hào)支持兩個(gè)DSP48E1片中的96位累加器/加法器/減法器 ?MULTSIGNIN
2021-01-08 16:46:10
7系列FPGA DSP48E1片的特點(diǎn)什么
2021-03-05 06:26:41
我正在實(shí)例化DSP切片并進(jìn)行簡(jiǎn)單的乘法然后加法（（A * B）+ C）。根據(jù)DSP48E1用戶指南，當(dāng)使用所有三個(gè)流水線寄存器時(shí)，它給出了最高頻率為600 MHz。但就我而言，它使用流水線寄存器
2020-06-12 06:32:01
嗨，我有一個(gè)如下的指令：（D-A）* B + C.端口A，B，C，D與DSP48E1輸入引腳相對(duì)應(yīng)。我試圖將整個(gè)操作打包在DSP單元中。 （順便說(shuō)一句，我的數(shù)據(jù)寬度是8位）在布局和布線完成后，我
2019-04-01 14:25:40
在我的設(shè)計(jì)中，我需要延遲一些數(shù)據(jù)（32位寬）一段時(shí)間。我一直在使用SRL16而不是FFs，它可以很好地延遲超過(guò)幾個(gè)周期。我還注意到，使用DSP48E1片很容易將數(shù)據(jù)延遲到48位寬，延遲三個(gè)周期，因此
2019-04-18 06:40:33
DSP48E1屬性
2021-01-27 06:21:23
以及相應(yīng)的時(shí)鐘啟用輸入和復(fù)位輸入都是保留端口。D和INMODE端口對(duì)于DSP48E1片是唯一的。本節(jié)詳細(xì)描述DSP48E1片的輸入端口。圖2-6中突出顯示了DSP48E1片的輸入端口
2020-12-23 16:54:08
：System Generator for DSP（SysGen）的許可證簽出失敗。無(wú)法聯(lián)系Xilinx許可證管理器。請(qǐng)檢查以下內(nèi)容：（1
2019-01-28 07:16:36
錯(cuò)誤：System Generator for DSP（SysGen）的許可證簽出失敗。無(wú)法聯(lián)系Xilinx許可證管理器。請(qǐng)檢查以下內(nèi)容：（1）XILINX環(huán)境變量指向有效的ISE安裝（2
2018-12-29 10:35:12
FPGA中的數(shù)字控制器是什么？System Generator中的PID控制器是如何設(shè)計(jì)的？
2021-04-08 06:51:46
大家好，這是我第一次使用System Generator工具，如果有人能夠解決一個(gè)不讓我繼續(xù)參與我的硬件協(xié)同仿真項(xiàng)目的問(wèn)題，我想。我正在使用Matlab R2013b，Xilinx ISE 14.7
2020-03-23 06:53:11
根據(jù)我的理解，System Generator是MatLab到RTL的轉(zhuǎn)換，因此不包括Vivado的優(yōu)化過(guò)程。問(wèn)題1--是真的。確實(shí)，Vivado中的優(yōu)化將大大改變系統(tǒng)描述，而系統(tǒng)描述不會(huì)向后兼容
2019-04-25 12:47:45
HI，我正在使用System Generator 2014.4 30天評(píng)估包，Matalb 2014B。簡(jiǎn)單地說(shuō)我想使用FIR編譯器，當(dāng)我嘗試編輯它的參數(shù)時(shí)，我得到了兩個(gè)錯(cuò)誤： - 1.“來(lái)自MEX
2020-03-24 09:01:59
AT鍵盤接口說(shuō)明 The AT keyboardIBM Keyboards,Not really an interesting topic,One would expect.So why would
2009-10-24 11:01:44
1、FireflyApi使用案例與接口說(shuō)明FireflyApi提供了部分系統(tǒng)接口以及封裝了部分用戶需要的功能接口，主要是為了讓用戶容易和簡(jiǎn)單的使用系統(tǒng)常用接口， 此文檔只是對(duì)接口進(jìn)行簡(jiǎn)單的說(shuō)明，具體
2022-07-19 16:16:40
1、FireflyApi接口說(shuō)明FireflyApi提供了部分系統(tǒng)接口以及封裝了部分用戶需要的功能接口，主要是為了讓用戶容易和簡(jiǎn)單的使用系統(tǒng)常用接口， 此文檔只是對(duì)接口進(jìn)行簡(jiǎn)單的說(shuō)明，具體
2022-07-13 17:26:41
/fpga-design/simulink-with-xilinx-system-generator-for-dsp.htmlhttp://www.mathworks.cn/searchresults/?c%5B%5D
2013-10-05 11:59:34
USE和System Generator何時(shí)才能勝任64位Windows 7？以上來(lái)自于谷歌翻譯以下為原文When will ISE and System Generator be qualified for 64 bit Windows 7?
2018-11-26 15:05:56
最近在搞system generator仿真，發(fā)現(xiàn)getway in這個(gè)模塊參數(shù)設(shè)置變化導(dǎo)致MATLAB閃退問(wèn)題，貼圖如下其中g(shù)etway in 這個(gè)模塊數(shù)據(jù)類型換成定點(diǎn)有符號(hào)或者無(wú)符號(hào)數(shù)都不得行，換成布爾值又會(huì)出現(xiàn)錯(cuò)誤，不知為何??！求教。
2018-01-05 21:43:53
目錄OLED顯示實(shí)驗(yàn)(8080接口方式)OLED接口說(shuō)明讀寫流程簡(jiǎn)述SSD1306 的 8080 并口讀寫時(shí)序解析OLED顯存的排列OLED基本操作流程OLED庫(kù)函數(shù)使用說(shuō)明OLED庫(kù)函數(shù)使用示例
2021-12-03 06:07:01
，這樣的輸入選擇有助于構(gòu)建多種類型，高流水化的DSP應(yīng)用。
2. DSP48E1使用
(1)DSP原語(yǔ)使用的每個(gè)端口及位寬如下所示：
①表示的數(shù)據(jù)通道，運(yùn)算數(shù)據(jù)的輸入。
②寄存器配置通道，我們可以通過(guò)
2023-06-20 14:29:51
為什么BUFG驅(qū)動(dòng)DSP48E1的CE會(huì)出現(xiàn)問(wèn)題？警告：LIT：683 - DSP48E1符號(hào)“Inst_control_loop / u_Subsystem11
2020-06-12 11:45:43
使用system generator導(dǎo)入xilinx模塊時(shí)，只要連線兩個(gè)模塊，matlab就崩潰，有知道原因的大佬嗎？
2018-01-19 17:54:57
.Vivado 2016.4與Spartan-6不兼容。據(jù)Xilinx稱，Vivado不支持任何早于7系列的設(shè)備系列。）根據(jù)以下說(shuō)明，Xilinx System Generator可以嵌套在ISE Design
2018-12-27 10:55:34
大家好，我正在使用具有Virtex-4 FX100的定制板。在內(nèi)部，有一個(gè)基于VHDL的框架，它將定制板上的不同部分與“DSP內(nèi)核”連接，后者是在System Generator下開(kāi)發(fā)的。在這
2019-01-15 10:39:11
在system generator中，我把（-128~127），變?yōu)椋?1~1），但是下載到硬件中，使用chipscope抓取到的數(shù)據(jù)確實(shí)（-128~127），請(qǐng)問(wèn)是怎么回事
2016-08-10 15:32:38
％ DSP48E1的數(shù)量：576中的6個(gè)1％ EFUSE_USR數(shù)量：0 0％ FRAME_ECC的數(shù)量：1 0％中的0 GTXE1的數(shù)量：24個(gè)中的0個(gè)0％ IBUFDS_GTXE1s數(shù)：12個(gè)中0個(gè)0％ ICAP
2020-06-12 08:35:50
有做System Generator處理圖像的嗎？遇到一些問(wèn)題，一起商量下
2020-09-28 19:04:58
嗨，我想使用DSP45E1模塊實(shí)現(xiàn)Multply-Add操作，其中一個(gè)要求是我需要DSP模塊上的3級(jí)流水線。查看UG479 7系列DSP48E1 Slice用戶指南（UG479） - Xilinx
2020-07-21 13:52:24
嗨，我正在嘗試學(xué)習(xí)如何使用System Generator來(lái)創(chuàng)建自己的IP核。首先，我在DocNav中找到了一個(gè)ug948-vivado-sysgen-tutorial文檔。我在哪里可以找到本文檔中描述的示例？我在安裝目錄中的“examples”文件夾中找不到完全相同的示例。提前致謝馬丁
2020-05-22 07:22:09
簡(jiǎn)化DSP48E1片操作
2021-01-27 07:13:57
（即（可用來(lái)防止溢出的位）是5。為了擴(kuò)展MACC操作的數(shù)量，應(yīng)該使用ACC_EXTEND特性，它允許MACC通過(guò)兩個(gè)DSP48E1片擴(kuò)展到96位。如果A端口被限制為18位（有符號(hào)擴(kuò)展為25位），那么
2021-01-08 16:36:32
各位大佬，我在安裝System Generator時(shí)，跟著教程走，發(fā)現(xiàn)在vivado中沒(méi)有出現(xiàn)System Generator for DSP這個(gè)選項(xiàng)，請(qǐng)問(wèn)是我哪里安裝得不對(duì)嗎？
2023-09-26 21:54:58
當(dāng)我完成SDx 2017.2的安裝時(shí)，沒(méi)有安裝System Generator的選項(xiàng)。我正在運(yùn)行從Xilinx下載的安裝程序：https：//www.xilinx.com/member/forms
2019-01-07 10:59:00
你好，我叫Joaquín。有人知道，我可以在Matlab / Simulink中使用System Generator創(chuàng)建一個(gè)雙向（inout）端口。我正在嘗試為Xilinx的外部存儲(chǔ)器創(chuàng)建一個(gè)接口
2019-05-09 14:36:24
我一直在嘗試將DSP48E1原語(yǔ)用于具有自動(dòng)終端計(jì)數(shù)重置的計(jì)數(shù)器。大部分工作都很好，但我看到的一個(gè)問(wèn)題是我無(wú)法讓DSP48E1進(jìn)行模式檢測(cè)0.如果我將C輸入設(shè)置為48'd0，則在P =開(kāi)始時(shí)
2020-07-28 10:38:40
據(jù)我所知，乘法默認(rèn)由FPGA中的DSP48E1片處理。有沒(méi)有什么方法可以禁用或自定義DSP48E1元素用于自己的新算法？我的目標(biāo)是使用我的乘法算法，而不是使用FPGA中的現(xiàn)有DSP算法。請(qǐng)指教。謝謝。
2020-05-04 15:22:35
嘿，為了在Zynq設(shè)備上對(duì)一種算法的不同實(shí)現(xiàn)進(jìn)行簡(jiǎn)單比較，我想為每種實(shí)現(xiàn)的資源使用創(chuàng)建一個(gè)指示符，例如CLB的使用。因此，獲得基本元素CLB，DSP48E1和BRAM36K的面積指標(biāo)會(huì)很好。在
2020-07-25 11:04:42
例子GPIO_DSP1中的System_printf輸出到了哪里？
2022-01-06 07:28:31
xilinx公司的網(wǎng)絡(luò)教程“利用 System Generator 進(jìn)行 DSP 設(shè)計(jì)”誰(shuí)有？上傳一份給小弟吧
2013-03-14 12:17:03
/ Using_DSP48E.DSP48E_I1 / DSP48E1在站點(diǎn)DSP48_X3Y28上放置錯(cuò)誤。該站點(diǎn)是分區(qū)擁有的私有區(qū)域組的一部分
2019-01-25 10:36:59
飛思卡爾單片機(jī)調(diào)試接口說(shuō)明
2012-08-27 01:15:58
8針圓形接口說(shuō)明:包含各種圓形接口定義說(shuō)明
第四章 與PLC的連接方法... 37
2007-11-19 13:25:07
212
采用Gardner算法，對(duì)QPSK調(diào)制解調(diào)系統(tǒng)中的位同步系統(tǒng)進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)，大大提高了系統(tǒng)性能和資源利用率。重點(diǎn)闡述采用FPGA開(kāi)發(fā)環(huán)境System Generator系統(tǒng)設(shè)計(jì)工具進(jìn)行位同
2010-07-21 16:12:4026 點(diǎn)擊下載：8針din圓形管腳排列接口說(shuō)明
2007-11-19 13:21:5018227 
深入了解賽靈思System Generator中的時(shí)間參數(shù)
基于模型的設(shè)計(jì)(MBD)因其在縮小實(shí)時(shí)系統(tǒng)抽象的數(shù)學(xué)建模和物理實(shí)現(xiàn)之間差距方面的光明前景而備受關(guān)注。通過(guò)使用相同的
2009-12-29 11:40:301300 
HDL設(shè)計(jì)和驗(yàn)證與System Generator相結(jié)合
Xilinx®SystemGeneratoRForDSP是用來(lái)協(xié)助系統(tǒng)設(shè)計(jì)的MATLABSimulink模塊集。SystemGeneratorforDSP在熟悉的MATLAB環(huán)境中引入XilinxFPGA對(duì)象，讓您能夠
2010-01-06 14:39:301181 
Xilinx公司推出的DSP設(shè)計(jì)開(kāi)發(fā)工具System Generator是在Matlab環(huán)境中進(jìn)行建模，是DSP高層系統(tǒng)設(shè)計(jì)與Xilinx FPGA之間實(shí)現(xiàn)的橋梁。在分析了FPGA傳統(tǒng)級(jí)設(shè)計(jì)方法的基礎(chǔ)上，提出了基于System Generator的
2013-01-10 16:51:2458 Xilinx FPGA工程例子源碼：System Generator的設(shè)計(jì)實(shí)例
2016-06-07 14:41:5722 M12接口說(shuō)明
2016-12-27 16:46:310 前段時(shí)間一直在幫本科生做電賽，需要用到FPGA筆者作為學(xué)長(zhǎng)責(zé)無(wú)旁貸去幫忙，耽誤了更新，抱歉。為了表現(xiàn)筆者的誠(chéng)意，今天拿出干貨——DSP48E1的使用，全程高能不要眨眼。 安富利的陳博士出的試用
2017-02-07 20:23:332159 概述 利用4個(gè)dsp48e1模塊，實(shí)現(xiàn)四路加法器，dsp48e1模塊在手冊(cè)中表示比較復(fù)雜，找了兩個(gè)圖，可以大致看懂他的基本功能。 圖1 dsp48e1端口說(shuō)明 圖2 簡(jiǎn)化的DSP48E1結(jié)構(gòu) 軟件
2017-02-08 01:10:08473 
for DSP2015.3版，該工具可讓系統(tǒng)工程師運(yùn)用賽靈思All Programmable器件設(shè)計(jì)高性能的DSP系統(tǒng)。借助新的System Generator，算法開(kāi)發(fā)人員可在其熟悉的MATLAB
2017-02-09 01:23:41279 前一陣一直在忙，所以沒(méi)有來(lái)得及寫博文。弄完雜七雜八的事情，又繼續(xù)FPGA的研究。使用Verilog HDL語(yǔ)言和原理圖輸入來(lái)完成FPGA設(shè)計(jì)的方法都試驗(yàn)過(guò)了，更高級(jí)的還有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10:118192 
為了適應(yīng)越來(lái)越復(fù)雜的DSP運(yùn)算，Virtex-6中嵌入了功能更強(qiáng)大的DSP48E1 SLICE，簡(jiǎn)化的DSP48E1模塊如圖5-16所示。
2017-02-11 09:17:131391 
System Generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開(kāi)發(fā)的一種設(shè)計(jì)工具，它通過(guò)將Xilinx開(kāi)發(fā)的一些模塊嵌入到Simulink的庫(kù)中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置
2017-02-11 11:53:113778 
system generator是xilinx公司的系統(tǒng)級(jí)建模工具，它是擴(kuò)展mathworks公司的MATLAB下面的simulink平臺(tái)，添加了XILINX FPGA專用的一些模塊。加速簡(jiǎn)化了FPGA的DSP系統(tǒng)級(jí)硬件設(shè)計(jì)。
2017-02-11 19:21:337386 
現(xiàn)在的FPGA算法的實(shí)現(xiàn)有下面幾種方法： 1. Verilog/VHDL 語(yǔ)言的開(kāi)發(fā) ; 2. system Generator; 3. ImpulsC 編譯器實(shí)現(xiàn)從 C代碼到 HDL 語(yǔ)言； 4.
2017-11-17 14:29:067298 在FPGA平臺(tái)上應(yīng)用System Generator工具實(shí)現(xiàn)了高精度頻率估計(jì)Rife算法。不同于傳統(tǒng)的基于HDL代碼和IP核的設(shè)計(jì)方法，采用System Generator工具可以使復(fù)雜算法
2017-11-18 09:01:512208 
SONY LANC接口說(shuō)明
2018-03-01 17:27:070 本視頻產(chǎn)品演示介紹了 Xilinx 系統(tǒng)生成器（System Generator）和 Xilinx ISE? 項(xiàng)目瀏覽器（Project Navigator）設(shè)計(jì)環(huán)境之間的新整合。
2018-06-06 13:46:003024 
了解如何將Vivado HLS設(shè)計(jì)作為IP模塊整合到System Generator for DSP中。
了解如何將Vivado HLS設(shè)計(jì)保存為IP模塊，并了解如何將此IP輕松整合到System Generator for DSP的設(shè)計(jì)中。
2018-11-20 05:55:002940 了解如何在System Generator中使用多個(gè)時(shí)鐘域，從而可以實(shí)現(xiàn)復(fù)雜的DSP系統(tǒng)。
2018-11-27 06:42:003450 了解如何使用Vivado System Generator for DSP進(jìn)行點(diǎn)對(duì)點(diǎn)以太網(wǎng)硬件協(xié)同仿真。
System Generator提供硬件協(xié)同仿真，可以將FPGA中運(yùn)行的設(shè)計(jì)直接整合到Simulink仿真中。
2018-11-23 06:02:004262 A、B、C、CARRYIN、CARRYINSEL、OPMODE、BCIN、PCIN、ACIN、ALUMODE、CARRYCASCIN、MULTSIGNIN以及相應(yīng)的時(shí)鐘啟用輸入和復(fù)位輸入都是保留端口。D和INMODE端口對(duì)于DSP48E1片是唯一的。本節(jié)詳細(xì)描述DSP48E1片的輸入端口
2022-07-25 18:00:184426 
DSP48E1片的數(shù)學(xué)部分由一個(gè)25位的預(yù)加器、2個(gè)25位、18位的補(bǔ)法器和3個(gè)48位的數(shù)據(jù)路徑多路復(fù)用器(具有輸出X、Y和Z)組成，然后是一個(gè)3輸入加法器/減法器或2輸入邏輯單元(參見(jiàn)圖2-5)。使用2輸入邏輯單元時(shí)，不能使用乘法器。
2022-01-21 14:14:26962 在DSP48E1列中，級(jí)聯(lián)各個(gè)DSP48E1片可以支持更高級(jí)的DSP功能。兩個(gè)數(shù)據(jù)路徑(ACOUT和BCOUT)和DSP48E1片輸出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供級(jí)聯(lián)功能。級(jí)聯(lián)數(shù)據(jù)路徑的能力在過(guò)濾器設(shè)計(jì)中很有用。
2022-06-21 08:55:001882 在DSP48E1列中，級(jí)聯(lián)各個(gè)DSP48E1片可以支持更高級(jí)的DSP功能。兩個(gè)數(shù)據(jù)路徑(ACOUT和BCOUT)和DSP48E1片輸出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供級(jí)聯(lián)功能。級(jí)聯(lián)數(shù)據(jù)路徑的能力在過(guò)濾器設(shè)計(jì)中很有用。
2021-01-27 07:34:328 A、B、C、CARRYIN、CARRYINSEL、OPMODE、BCIN、PCIN、ACIN、ALUMODE、CARRYCASCIN、MULTSIGNIN以及相應(yīng)的時(shí)鐘啟用輸入和復(fù)位輸入都是保留端口。D和INMODE端口對(duì)于DSP48E1片是唯一的。本節(jié)詳細(xì)描述DSP48E1片的輸入端口
2021-01-27 08:18:022 DSP48E1片的數(shù)學(xué)部分由一個(gè)25位的預(yù)加器、2個(gè)25位、18位的補(bǔ)法器和3個(gè)48位的數(shù)據(jù)路徑多路復(fù)用器(具有輸出X、Y和Z)組成，然后是一個(gè)3輸入加法器/減法器或2輸入邏輯單元(參見(jiàn)圖2-5)。使用2輸入邏輯單元時(shí)，不能使用乘法器。
2021-01-29 08:19:3713 RTSP協(xié)議開(kāi)發(fā)接口說(shuō)明書
2021-10-15 09:55:202 LCD MCU屏（I80）接口說(shuō)明
2021-12-08 16:21:077 本篇博文是面向希望學(xué)習(xí) Xilinx System Generator for DSP 入門知識(shí)的新手的系列博文第一講。其中提供了有關(guān)執(zhí)行下列操作的分步操作方法指南。
2022-02-16 16:21:361578 
電子發(fā)燒友App
工商網(wǎng)監(jiān)
評(píng)論