。 Pynq降低了開發(fā)人員的門檻，但知其然也知其所以然，開發(fā)效率將會(huì)更高。因此，在進(jìn)入PYNQ的python開發(fā)之前，我們先來學(xué)習(xí)ZYNQ的PL與PS開發(fā)，為接下來的學(xué)習(xí)提供良好的基礎(chǔ)。 本部分的學(xué)習(xí)
2020-12-25 14:11:50
6843 PL和PS的高效交互是zynq soc開發(fā)的重中之重，我們常常需要將PL端的大量數(shù)據(jù)實(shí)時(shí)送到PS端處理，或者將PS端處理結(jié)果實(shí)時(shí)送到PL端處理，常規(guī)我們會(huì)想到使用DMA的方式來進(jìn)行，但是各種協(xié)議非常
2021-01-30 09:54:0012917 
/p/005899fe6815 二、ZYNQ7020 分為PS端、PL端 PS: 處理系統(tǒng) （Processing System) , 就是與 FPGA 無關(guān)的 ARM 的 SOC 的部分。 PL: 可編程邏輯
2021-05-12 10:25:3113960 
本文主要介紹ZYNQ PS + PL異構(gòu)多核案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4
2021-09-07 17:03:302881 
xilinx mpsoc 平臺(tái)中，PS 和 PL 進(jìn)行交互時(shí)，PS 需要獲取 PL 發(fā)出的中斷信號(hào)。從 mpsoc 技術(shù)參考手冊 ug1085 TRM 中可知，PL 給到 PS 的中斷有兩組
2023-08-24 16:06:22560 
本帖最后由 Tronlong創(chuàng)龍科技 于 2021-6-7 08:48 編輯
?本文主要介紹ZYNQ PS + PL異構(gòu)多核案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit
2021-05-28 14:28:28
上，也可以通過 EMIO 連接到 PL 端的引腳。Zynq-7000 系列芯片一般有 54 個(gè) MIO，個(gè)別芯片如 7z007s 只有 32 個(gè)。GPIO 是英文“general purpose I
2022-02-08 07:27:16
ZYNQ學(xué)習(xí)筆記_ZYNQ簡介和Hello WorldZYNQ介紹PS和PL的連接ZYNQ開發(fā)工具鏈在PS端編寫Hello World程序ZYNQ介紹ZYNQ-7000系列是基于Xilinx開發(fā)環(huán)境
2022-02-17 07:37:36
嗨，我必須找出zynq 7020 PS和zynq PL如何通話，特別是我必須找到將在ARM中處理的SDK C代碼。你能用一個(gè)明確的C代碼告訴我，它解釋了數(shù)據(jù)如何從PS轉(zhuǎn)移到PL，這是ARM用來做這個(gè)的基本程序嗎？謝謝
2020-05-08 09:37:11
為什么我使用的第七實(shí)驗(yàn)上位機(jī)與飛控板連不上，急求幫助
2019-04-28 09:56:37
目錄第一篇PCB布線 第二篇PCB布局 第三篇高速PCB 設(shè)計(jì) 第四篇電磁兼容性和 PCB設(shè)計(jì)約束 第五篇高密度(HD)電路的設(shè)計(jì) 第六篇抗干擾部分 第七篇印制電路板的可靠性設(shè)計(jì)-去耦電容配置第八篇
2011-04-29 17:50:10
ZXB-27DR-8T8R 數(shù)?；旌闲盘?hào)處理卡，采用Xilinx ZYNQ UltraScale+RFSoCZU27DR，
可以訪問大型FPGA 門密度，8 路ADC / DAC 端口，可擴(kuò)展I
2023-08-25 15:11:55
本帖最后由 ICHLIEBEDICH13 于 2015-9-17 16:35 編輯
【OK210試用體驗(yàn)】【第七篇】嵌入式Linux開發(fā)學(xué)習(xí)筆記【第4課Linux文件操作函數(shù)】 LINUX下文
2015-09-17 16:35:30
本帖最后由 L490351555 于 2015-10-14 18:11 編輯
配置MySQL數(shù)據(jù)庫插件驅(qū)動(dòng)主要分為兩步：第一步：按照我上一篇“【OK210試用體驗(yàn)】之第六篇：配置ARM平臺(tái)
2015-10-14 18:10:04
輸入到PL的管腳上一個(gè)時(shí)鐘信號(hào)，另一種方法則是使用PS提供給PL的時(shí)鐘信號(hào)。從ZYNQ的技術(shù)手冊里我們得知，PS部分可以提供給PL四路相對獨(dú)立的時(shí)鐘信號(hào)（它們之間不保證時(shí)序上的關(guān)系），因此我們的任務(wù)就是
2015-06-01 11:54:12
到ZYNQ的PL端，PS_KEY0和PS_KEY1連接到ZYNQ的PS端。在《領(lǐng)航者ZYNQ之FPGA開發(fā)指南》中，我們只使用PL端的外設(shè)。PL端的按鍵沒有按下時(shí)，對應(yīng)的IO端口為高電平；當(dāng)按鍵按下時(shí)，對應(yīng)
2020-09-21 16:57:52
錯(cuò)誤。然后，我在SDK中編程PS端，led閃爍正確的頻率！我的問題，當(dāng)鎖定Zynq PL時(shí)鐘？ PS程序之后？需要多長時(shí)間？是不是意味著，PL配置期間LED閃爍錯(cuò)誤，在非易失性Flas Boot中編程PS期間（或之后）閃爍？謝謝的Berker
2020-08-27 15:09:19
/Adam-Taylor-s-MicroZed-Chronicles-Part-180-All-about-the-Xilinx/ba-p/756988但該芯片自帶板，Zynq 7020屬于Zynq家族。是否可以在電路板上使用它？如果沒有，支持reVision的官方（Xilinx / AVNet / ...）主板的最低成本是多少？籌碼怎么樣？
2019-10-10 06:25:58
我正在設(shè)計(jì)使用Zynq（7Z020）作為核心的SIL2產(chǎn)品。我們正在實(shí)施Xilinx Zynq安全手冊中所述的冗余。在硬件要求一章中，明確指出PS和PL需要兩個(gè)獨(dú)立的電源才能達(dá)到HFT = 1。在數(shù)
2020-05-22 16:14:42
你好我在Zynq 7010設(shè)計(jì)上添加了一個(gè)UART 16550 IP，中斷直接連接到Zynq INTC。在petalinux中導(dǎo)入硬件設(shè)計(jì)后，pl.dtsi結(jié)構(gòu)似乎沒問題，但是當(dāng)我編譯圖像并啟動(dòng)板
2020-04-08 07:50:34
`玩轉(zhuǎn)Zynq連載19——[ex02]基于Zynq PL的歡快流水燈 更多資料共享騰訊微云鏈接：https://share.weiyun.com/5s6bA0s百度網(wǎng)盤鏈接：https
2019-08-28 09:26:47
Zynq的啟動(dòng)原理，建議參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：Zynq的啟動(dòng)過程.pdf》。 2 導(dǎo)出硬件信息并啟動(dòng)SDK參考文檔《玩轉(zhuǎn)Zynq-工具篇：導(dǎo)出PS硬件配置和新建SDK工程》。 3 創(chuàng)建FSBL工程
2019-09-30 14:11:59
`玩轉(zhuǎn)Zynq連載2——Zynq PS的GPIO外設(shè)更多資料共享 鏈接：https://share.weiyun.com/5s6bA0s1 概述 Zynq的GPIO外設(shè)控制最多54個(gè)MIO引腳，也
2019-04-18 16:33:51
://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼：ld9c 1 Zynq的GPIO概述參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：Zynq PS的GPIO外設(shè).pdf》。 2
2019-10-10 11:21:06
://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼：ld9c 1 Zynq的GPIO概述參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：Zynq PS的GPIO外設(shè).pdf》。關(guān)于
2019-10-12 17:35:16
PL代碼中VIO的配置和例化PL工程中，需要將作為開關(guān)量控制或狀態(tài)顯示的信號(hào)連接到VIO IP核的接口中。具體可以參考文檔《玩轉(zhuǎn)Zynq-工具篇：基于Vivado的Virtual IO在線板級調(diào)試
2019-11-21 10:04:31
.pdf》。3 Zynq PS的AXI HP與VIO IP配置如圖所示，在ZYNQ7Processing System在，點(diǎn)擊Page Navigator --> PS-PL
2019-11-28 10:11:38
`玩轉(zhuǎn)Zynq連載27——導(dǎo)出PS硬件配置和新建SDK工程 更多資料共享騰訊微云鏈接：https://share.weiyun.com/5s6bA0s百度網(wǎng)盤鏈接：https
2019-09-25 09:43:18
至芯科技之a(chǎn)ltera 系列FPGA教程 第七篇 新建verilog文件
2016-08-11 03:22:30
mesh系列 第二篇》）。
圖 1 – 藍(lán)牙m(xù)esh協(xié)議棧
藍(lán)牙m(xù)esh網(wǎng)絡(luò)采用低功耗藍(lán)牙作為其射頻通信協(xié)議棧。而具體如何使用，則是藍(lán)牙m(xù)esh網(wǎng)絡(luò)協(xié)議棧最底層的承載層需要負(fù)責(zé)的工作。
目前定義了兩個(gè)承載層
2019-07-25 08:36:13
請問zynq 怎么實(shí)現(xiàn)PS與PL數(shù)據(jù)交互，然后通過UART串口打印出來?前輩們做過的指導(dǎo)我一下。
2020-08-03 15:53:30
XAPP1251說明顯示，可以在Zynq ARM處理器上運(yùn)行XVC服務(wù)器來控制FPGA中的JTAG端口。但是，我不清楚，是否可以在同一個(gè)FPGA中控制PL JTAG？可以使用運(yùn)行在設(shè)備PS部分上
2020-07-30 13:51:19
本文通過實(shí)例詳細(xì)解析如何利用Zynq-7000的PL和PS進(jìn)行交互。實(shí)際上，Zynq就是兩大功能塊：雙核Arm的SoC和FPGA。根據(jù)Xilinx提供的手冊，PS： 處理系統(tǒng) （Processing System） ， 就是與FPGA無關(guān)的A
2012-12-12 13:40:2253205 
By Adam Taylor 到目前為止的文章中，我們已經(jīng)研究了MicroZed開發(fā)板上使用以太網(wǎng)的數(shù)據(jù)傳輸問題。我們還沒有涉及片上外設(shè)通信的問題：實(shí)時(shí)時(shí)鐘，非易失內(nèi)存以及獨(dú)特的傳感器。這些通信涉及到I2C或者SPI總線。
2017-01-13 11:07:11748 在Adam Taylor玩轉(zhuǎn)MicroZed系列的前期部分中，我們介紹了IP棧的概念。（見Adam Taylor玩轉(zhuǎn)MicroZed系列第79部分：Zynq SoC以太網(wǎng)第3部分）接下來就是在我們的設(shè)計(jì)中使用該協(xié)議棧了。SDK開發(fā)環(huán)境允許我們創(chuàng)建BSP的時(shí)候包含一個(gè)輕量級的IP棧(lwIP)。
2017-01-13 11:17:111033 
By Adam Taylor 在本系列博客的前兩部分中，我們研究了帶有Zynq SoC PS(處理器系統(tǒng))的以太網(wǎng)MAC(介質(zhì)訪問控制層)，包括深入探討了一個(gè)MAC使用范例。以太網(wǎng)MAC是一個(gè)基礎(chǔ)的構(gòu)建模塊，它允許我們實(shí)現(xiàn)一個(gè)IP棧，然后因此給我們的工程創(chuàng)建聯(lián)網(wǎng)條件。
2017-01-13 11:24:11669 By Adam Taylor 在約束系列的最后，我們講講關(guān)聯(lián)布局宏（RPM）的約束。RPM允許你在FPGA的布局中將DSP、FF、LUT和RAMS等資源組合在一起。與PBlocks不同，RPM并不
2017-11-10 14:49:02748 分享下PS與PL之間數(shù)據(jù)傳輸比較另類的實(shí)現(xiàn)方式，實(shí)現(xiàn)目標(biāo)是： 1、傳輸時(shí)數(shù)據(jù)不能滯留在一端，無論是1個(gè)字節(jié)還是1K字節(jié)都能立即發(fā)送； 2、PL端接口為FIFO接口； PS到PL的數(shù)據(jù)傳輸流程: PS
2017-02-08 01:00:111431 
By Adam Taylor 在過去一周中，我接到了很多不同人的來信，他們正在使用以Zynq為基礎(chǔ)的開發(fā)工具。他們非常想知道怎么樣去把MicroZed系列博客教程應(yīng)用到他們所選擇的硬件平臺(tái)上。加上
2017-02-08 02:12:49426 
By Adam Taylor 在先前的博客中我們研究過I/O約束，下一個(gè)合乎邏輯的步驟就是研究如何在我們的設(shè)計(jì)中用FPGA進(jìn)行放置和布線約束。使用放置約束的原因如下：為了幫助實(shí)現(xiàn)時(shí)序，或者
2017-02-08 02:22:11238 通過前面的學(xué)習(xí)，我們已經(jīng)對Zynq系列的PL和PS部分已經(jīng)有了相當(dāng)多的了解。其中有關(guān)約束的部分我們曾經(jīng)提到過但是沒有重點(diǎn)關(guān)注。約束可以添加特定的信息到你的設(shè)計(jì)，并在綜合工具和實(shí)現(xiàn)工具中可以得到實(shí)現(xiàn)
2017-02-08 03:58:43645 
上周的博客中我們完成了硬件的搭建，并且把硬件部分導(dǎo)入到SDK，見Adam Taylor’s MicroZed Chronicles Part 67: AXI DMA II，下一步通過寫一個(gè)簡單的程序
2017-02-08 05:53:11303 
上周的博客中我們學(xué)習(xí)了Zynq SoC的AXI DMA,我解釋了怎樣利用AXI DMA控制器將數(shù)據(jù)從PL搬運(yùn)到PS。在本期博客中我們將學(xué)習(xí)怎樣完成硬件的搭建。 首先我們要更深入的了解一下AXI
2017-02-08 08:10:39286 有意思的方面，就是它能夠?qū)?shù)據(jù)從PL（可編程邏輯）部分移動(dòng)至存儲(chǔ)器中——例如片上存儲(chǔ)器或者DDR SDRAM,而存儲(chǔ)器是映射到PS的地址空間上的。 作為工程師我們一直想這樣做，將在Zynq PL部分實(shí)現(xiàn)的硬件存儲(chǔ)器映射到PS部分的地址空間中，這是非常有用的，因?yàn)檫@樣做可以允
2017-02-08 08:14:11153 
在本系列上一篇博客中，我們學(xué)習(xí)了解了使用XMD和XSDB來調(diào)試我們的應(yīng)用和系統(tǒng)。然而為了確保我們的應(yīng)用在性能上是優(yōu)化的，另一個(gè)非常重要的方面就是對應(yīng)用程序進(jìn)行詳細(xì)分析。 分析不同于調(diào)試，就分析功能
2017-02-08 09:53:00130 在上一篇的MicroZed系列博客中，我們學(xué)習(xí)了兩種與XADC進(jìn)行通信的方法：Zynq SoC 的AXI或者DevC接口。通過在每個(gè)驅(qū)動(dòng)程序中輸出XADC的基地址，我演示了這兩種XADC通信方法
2017-02-08 09:58:42221 討論，這個(gè)問題解決之后我們將回來繼續(xù)學(xué)習(xí)PicoBlaze。 前面的博客中提到，有多種方式可以實(shí)現(xiàn)XADC與Zynq之間的交互，除了JTAG接口： 1.我們可以借助DevC接口實(shí)現(xiàn)XADC與PS（處理器系統(tǒng)）之間的直接交互，使用這種方式時(shí)，Zynq SoC的PL（可編程邏輯）部分不需要進(jìn)行配置。然
2017-02-08 10:04:11242 前面的幾篇博客中，我們通過介紹怎樣驅(qū)動(dòng)CCD的一些知識(shí)了解了PicoBlaze的一些特點(diǎn)，同時(shí)也知道了通過Zynq PS（處理器系統(tǒng)）可是實(shí)現(xiàn)PicoBlaze的動(dòng)態(tài)可重配置，我覺得在這次博客當(dāng)中
2017-02-08 11:11:37134 已全部加載完成
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