Adaboost 算法是Freund 和Schapire 于1995 年提出的，全稱(chēng)為Adaptive Boosting。它是 Boosting 算法的改進(jìn)，意為該算法通過(guò)機(jī)器訓(xùn)練與學(xué)習(xí)不斷自適應(yīng)地調(diào)整假設(shè)的錯(cuò)誤率，這 種靈活性使得Adaboost 算法很容易與實(shí)際應(yīng)用聯(lián)系起來(lái)。
2019-08-28 07:05:11
FPGA的方案選擇 幸運(yùn)的是,需要高性能DSP功能的便攜式設(shè)備設(shè)計(jì)者還有其它選擇。最近FPGA開(kāi)始達(dá)到了應(yīng)用所要求的成本競(jìng)爭(zhēng)力。優(yōu)選的FPGA方案可用來(lái)處理計(jì)算量繁重的高端DSP算法,同時(shí)還可
2011-02-17 11:21:37
VIRTEX-5FPGA - DC and Switching Characteristics - Xilinx, Inc
2022-11-04 17:22:44
你好我正在嘗試使用Virtex 5，XUPV5，LX110T的VGA，但我的顯示器屏幕上沒(méi)有任何東西（沒(méi)有屏幕）。相同的代碼正在使用spartan 3e，現(xiàn)在我正在使用USER_CLK（100
2019-08-26 14:03:48
使用Virtex5就可以了。我嘗試了Xilinx ISE 10.1.02和9.2.04i - 結(jié)果相同。我讀了AR＃31574。我認(rèn)為這不是我的情況。我使用“-ignore_keep_hierarchy”選項(xiàng)
2020-06-01 16:50:55
Virtex5無(wú)法正確讀取XCF32P。 Impact可以編程到PROM和VIRTEX5，但是當(dāng)Virtex5上電時(shí)，看起來(lái)PROM只在D0上輸出串行數(shù)據(jù)，D1..D7為高電平（3.3V
2020-05-27 13:35:05
類(lèi)型為'ABC_sig_div_16_5_2clk'的邏輯根塊'ABC_sig_div_16_5_2clk'未展開(kāi)。目標(biāo)'virtex5'不支持符號(hào)'ABC_sig_div_16_5_2clk'。我在
2018-09-28 11:35:48
嗨，我正在使用virtex5，我想設(shè)置rocketIO。我紅了很多文檔和用戶(hù)指南，但因?yàn)橛刑嗟臇|西我迷路了，我不知道如何開(kāi)始。感謝向?qū)?，我能夠生成IP核，但是在我失去了實(shí)現(xiàn)IP核之后。在生成的例子
2020-06-04 11:19:14
嗨，我正在一個(gè)項(xiàng)目中工作，我需要直接使用我的設(shè)計(jì)ICAP_VIRTEX5。我記得2年前曾讀過(guò)關(guān)于這個(gè)街區(qū)的事情，但現(xiàn)在我再也找不到了。此外，我不只是談?wù)?b class="flag-6" style="color: red">Virtex5的HDL文檔或其中一個(gè)
2020-06-17 16:35:39
嗨，我想在FPGA中捕獲串行ADC樣本。我將ADS5281（12位，50Msps）連接到Virtex5 SX95T。ADC時(shí)鐘和數(shù)據(jù)饋入Virtex5中的iDDR。如果adc時(shí)鐘低至120 MHz
2020-04-17 09:26:34
18 幅圖像的速度每秒處理 3,015 幅圖像。? 這些數(shù)字表明，英特爾 Stratix 10 FPGA 在處理大批量任務(wù)時(shí)完全可媲美其他高性能計(jì)算（HPC）器件（如 GPU）， 在處理小批量任務(wù)時(shí)則比其他器件更快。
2019-07-17 06:34:16
？ Spartan6是否包含基板高性能電容器，如Virtex5和6？具有推薦的旁路上限值的其他人的經(jīng)驗(yàn)是什么？謝謝！以上來(lái)自于谷歌翻譯以下為原文We're laying outa Spartan 6
2019-05-29 07:36:22
Stratix III FPGA與Xilinx Virtex-5的體系結(jié)構(gòu)對(duì)比Stratix III FPGA與Xilinx Virtex-5的性能對(duì)比
2021-05-07 07:00:14
請(qǐng)問(wèn)：C6000系列的DSP在矩陣求逆計(jì)算時(shí)，計(jì)算速度和功耗方面，與Xilinx Virtex5的FPGA相比，是否會(huì)有優(yōu)勢(shì)？
2018-12-25 11:20:12
產(chǎn)物。Xilinx Virtex-II 系列平臺(tái) FPGA 提供了現(xiàn)有任何可編程邏輯解決方案的最高性能和最高密度。基準(zhǔn)測(cè)試程序表明，該系列產(chǎn)品在系統(tǒng)性能上比最相近的競(jìng)爭(zhēng)器件高出 38%。盡管容量從四萬(wàn)到八百萬(wàn)系統(tǒng)
2013-09-06 16:28:27
你好，我使用Xilinx Virtex5，我安裝了ISE Suit Desgin。系統(tǒng)生成器配置有Matlab R2013a。當(dāng)我啟動(dòng)系統(tǒng)生成器時(shí)，matlab打開(kāi)，幾秒鐘后它會(huì)自動(dòng)關(guān)閉。有時(shí)它會(huì)給我一個(gè)錯(cuò)誤：未知的軟件異常0xc00000d。你能幫我解決這個(gè)問(wèn)題嗎？親切的
2020-05-18 08:39:45
你好，我正在通過(guò)平臺(tái)電纜USB使用帶有iMPACT的Virtex5編程公司板。我正在使用JTAG模式，“初始化鏈”可以識(shí)別微處理器和FPGA并提示輸入bsd / bit文件。提供這些后，我可以成功
2020-06-02 10:30:49
你好，我正在嘗試在zynq設(shè)備上實(shí)現(xiàn)一個(gè)設(shè)計(jì)。我已經(jīng)在Virtex5設(shè)備上實(shí)現(xiàn)了它，它的工作非常好。但是當(dāng)我更改設(shè)備時(shí)，我在放置和路由階段得到了以下錯(cuò)誤。我更改了UCF文件，但我不明白這個(gè)錯(cuò)誤
2018-10-15 11:52:53
為什么推出Virtex-5LXT FPGA平臺(tái)和IP解決方案？如何打造一個(gè)適用于星形系統(tǒng)和網(wǎng)狀系統(tǒng)的串行背板結(jié)構(gòu)接口FPGA？
2021-04-29 06:18:31
嗨， 我正在開(kāi)發(fā)一種設(shè)計(jì)，我們的主板有1個(gè)virtex5 fpga和9個(gè)從屬卡，每個(gè)都有1個(gè)V5 fpga。我想同步所有9個(gè)從卡的操作。我還希望主卡和從卡之間的數(shù)據(jù)傳輸速率為300-400Mbps
2019-01-30 06:52:36
嗨，Actuallay我正在研究Xilinx大學(xué)計(jì)劃的Virtex5評(píng)估委員會(huì)，我有兩個(gè)問(wèn)題：第一個(gè)是，以太網(wǎng)應(yīng)用需要與Virtex5一起使用的硬件資源是什么，換句話說(shuō)，如果我應(yīng)該傳輸基于V5
2020-06-02 06:20:56
關(guān)于Virtex-5 FXT平臺(tái)的知識(shí)點(diǎn)看完你就懂了
2021-05-06 06:48:57
各位前輩好!我在用Xilinx Virtex5 FPGA做通過(guò)千兆網(wǎng)和上位機(jī)通信，有幾個(gè)問(wèn)題想請(qǐng)教：1、tri-mode ethernet mac 和 virtex-5 embedded
2016-05-31 22:41:53
嗨，我正在開(kāi)發(fā)一個(gè)項(xiàng)目，我們正在使用Virtex-5 FPGA從ADC捕獲信號(hào)，樣本存儲(chǔ)在128K x 256 SRAM上，數(shù)據(jù)樣本由PC采集。我相信Virtex-5為BRAM提供了一個(gè)選項(xiàng)，雖然我
2020-06-17 11:31:47
嗨我正在回讀并擦洗XC5VFX130T，當(dāng)在Virtex5中清除部分配置存儲(chǔ)器時(shí)，DONE引腳的行為是什么？保持高電平還是取消激活？不管怎么說(shuō)，還是要謝謝你！handoujack。
2020-06-16 16:11:39
【作者】：鄭夜星;林其偉;【來(lái)源】：《電視技術(shù)》2010年02期【摘要】：提出在增強(qiáng)層中引入一種快速的AdaBoost人臉檢測(cè)算法,定位出人臉區(qū)域,進(jìn)行位平面提升,優(yōu)先傳輸。在基本層引入基于增強(qiáng)層
2010-04-23 11:23:20
的數(shù)據(jù)可以被寫(xiě)入 Virtex-5 FPGA 中的內(nèi)置 FIFO36 模塊?；?CQ 的數(shù)據(jù)采集機(jī)制要求將讀時(shí)鐘（CQ 和 CQ）置于 clock-capable I/O (CCIO) 中，時(shí)鐘從這
2019-04-22 07:00:07
嗨， 我使用的是Virtex-5 FPGA，DDR2 MIG，我的ISE版本是13.2。 我的phy_init_done信號(hào)沒(méi)有被斷言。我發(fā)現(xiàn)校準(zhǔn)序列卡在階段2.階段3從未到達(dá)。請(qǐng)?zhí)峁┯嘘P(guān)上述原因的信息？
2020-06-15 11:52:03
/Metastable-Delay-in-Virtex-FPGAs/ba-p/7996有Virtex4和Virtex5的測(cè)量。我正在尋找Virtex6和7Series部件的類(lèi)似亞穩(wěn)態(tài)參數(shù)測(cè)量。是否存在應(yīng)用說(shuō)明？我猜猜V6＆amp; 7應(yīng)該比
2020-07-18 16:58:50
嗨，我有一個(gè)ml505 virtex5板。我已經(jīng)編程了幾個(gè)月，我的意思是我可以使用它。但今天我無(wú)法編程，因?yàn)槲义e(cuò)誤地清理了舞會(huì)和名為xc94144xl的東西。我在“沖擊/邊界掃描/初始化鏈”即正常
2020-07-13 09:47:28
是否可以將Spartan3 FPGA的3.3V LVCMOS o / ps連接到Virtex 5的2.5V LVCMOS輸入，反之亦然。
2020-06-16 14:42:03
AdaBoost算法實(shí)現(xiàn)
2019-11-07 09:19:29
你好我在virtex5 FX200T中使用LogiCORE IP SerialRapidIO v5.6 ipcore。1）我的查詢(xún)是提供的用戶(hù)指南，ug503不包含任何模擬結(jié)果，任何人都可以幫我驗(yàn)證我的設(shè)計(jì)。2）如果可能，請(qǐng)參閱包含ipcore詳細(xì)說(shuō)明的文件。謝謝＆amp;問(wèn)候，馬杜
2020-03-17 09:46:07
大家好我們必須寫(xiě)一個(gè)vhdl解碼器代碼解碼器特別是用狀態(tài)機(jī)構(gòu)建我們?cè)趺粗缹?duì)于一個(gè)FPGA的好工作有多少狀態(tài)（例如virtex5 FX100t）？謝謝你的回答沙洛姆以上來(lái)自于谷歌翻譯以下為原文
2019-01-17 09:18:12
大家好，我對(duì)FPGA技術(shù)還不熟悉，而且我正在學(xué)習(xí)。我對(duì)DDR2 SRAM感到困惑，當(dāng)我創(chuàng)建一個(gè)程序時(shí)...說(shuō)一個(gè)寄存器，fifo等，數(shù)據(jù)是存儲(chǔ)在Virtex5部分還是存儲(chǔ)在板上的SRAM內(nèi)存中？謝謝！-Mike！
2020-05-27 12:20:31
嗨，我是學(xué)生 我嘗試使用virtex5與部分重新配置教程UG702，但本教程設(shè)計(jì)為virtex6（ML605）所以我需要修復(fù)它 為virtex5創(chuàng)建新的綜合和網(wǎng)表（從源代碼復(fù)制.v文件并運(yùn)行合成
2020-06-16 07:28:38
剛剛學(xué)習(xí)FPGA，不知道怎么用virtex5，想看看例程，網(wǎng)上找不到，想問(wèn)問(wèn)各位大神，能給給看看么
2014-12-03 21:56:05
請(qǐng)問(wèn)有沒(méi)有基于太空級(jí)Virtex FPGA的靈活高性能計(jì)算平臺(tái)？
2021-04-15 06:01:10
大家好我正在使用Virtex5 FPGA，我在設(shè)計(jì)中添加了一個(gè)OFFSET IN約束，如下所示。NET“Sysclk”TNM_NET =“Sysclk”;TIMESPEC“TS_Sysclk
2020-06-13 19:23:05
“u_fifo_generator_v9_3”。引腳名稱(chēng)拼寫(xiě)錯(cuò)誤可能導(dǎo)致此問(wèn)題，缺少edif或ngc文件，塊名稱(chēng)與edif或ngc文件名之間的大小寫(xiě)不匹配，或者類(lèi)型名稱(chēng)的拼寫(xiě)錯(cuò)誤。目標(biāo)'virtex5'不支持符號(hào)'fifo_generator_v9_3'。你能幫我解決一下這個(gè)問(wèn)題嗎？
2020-04-26 12:14:08
你好朋友， 我已經(jīng)獲得了Virtex5 FPGA應(yīng)用筆記XAPP856，根據(jù)圖6和表3，我們不能使用DCM和BUFG驅(qū)動(dòng)OSERDES來(lái)實(shí)現(xiàn)SFI-4.1。因?yàn)?b class="flag-6" style="color: red">Virtex 5系列中的DCM最多可以
2020-06-10 12:48:08
我想通過(guò)virtex5配置9361，是不是只要用Verilog通過(guò)spi配置寄存器就可以使9361工作？
2018-12-13 15:08:43
誰(shuí)有Virtex5 FPGA到TI公司64系列的EMIF設(shè)計(jì)文檔？？如果有的話，發(fā)給我一下，多謝啦
2012-11-22 15:24:57
【來(lái)源】：《電子設(shè)計(jì)工程》2010年02期【摘要】：<正>賽靈思公司與聯(lián)華電子共同宣布,采用聯(lián)華電子高性能40nm工藝的Virtex-6FPGA,已經(jīng)完全通過(guò)生產(chǎn)前的驗(yàn)證
2010-04-24 09:06:05
我試圖了解速度等級(jí)，我發(fā)現(xiàn)了很多相互矛盾的信息。在Virtex5數(shù)據(jù)表中，速度等級(jí)列為-1，-2和-3。這是什么意思？速度等級(jí)如何影響FPGA的選擇？
2020-05-27 14:08:15
我在同一JTAG鏈上有一個(gè)帶有8個(gè)器件的電路板：4個(gè)Xilinx XCF32P閃存，2個(gè)Xilnix Virtex-5 LX155和2個(gè)Broadcom PHY。4個(gè)Xilinx EPROMS和2個(gè)
2020-06-03 12:38:25
賽靈思多平臺(tái)Virtex-4 FPGA的性能及應(yīng)用
賽靈思(Xilinx)的Virtex-4現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是首款基于ASMBL(Advanced Silicon Modular Block)架構(gòu)的多平臺(tái)FPGA系列。通過(guò)采用不同的平臺(tái)(LX、FX
2009-06-26 08:11:39
41 Xilinx公司的Virtex-5 FXT FPGA器件在業(yè)界率先集成了嵌入式PowerPC 440處理器模塊、高速RocketIO GTX收發(fā)器和專(zhuān)用XtremeDSP 處理能力。作為65nm Virtex-5系列的第四款平臺(tái)，Virtex-5 FXT提供了極高的
2009-11-24 11:17:2232 賽靈思宣布開(kāi)始向市場(chǎng)交付針對(duì)高性能數(shù)字信號(hào)處理（DSP）而優(yōu)化的65 nm Virtex-5 SXT現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）器件的首批產(chǎn)品。SXT平臺(tái)創(chuàng)造了DSP性能的行業(yè)新紀(jì)錄--550MHz下性能達(dá)352 GMAC
2009-11-28 14:08:0223 Virtex-6 FPGA GTX收發(fā) User Guide:This document shows how to use the GTX transceivers in Virtex
2009-12-31 17:05:2825 Virtex-5FPGA系列器件自帶的系統(tǒng)監(jiān)測(cè)器模塊為數(shù)字多普勒接收機(jī)中片上溫度和供應(yīng)電壓的監(jiān)測(cè)提供一種簡(jiǎn)單而高效的解決方案。在Xilinx ISE10.1開(kāi)發(fā)平臺(tái)中，利用Xilinx提供的系統(tǒng)監(jiān)測(cè)器模
2010-02-11 11:09:5924 Virtex-4 FPGA應(yīng)用指南
使用Virtex-4器件的DDR2控制器(267MHz及以上)
DDR2SDRAM器件提供了比DDRSDRAM指標(biāo)所要求的更好的新功能，并允許DDR2器件以666Mb/s的數(shù)據(jù)
2010-05-13 14:14:2639 Adaboost算法采用由弱到強(qiáng)的級(jí)聯(lián)型分類(lèi)器用以快速檢測(cè)人臉。但在實(shí)際應(yīng)用中計(jì)算量巨大。在PC機(jī)上用純軟件實(shí)現(xiàn)該算法得到的目標(biāo)檢測(cè)速度也難以達(dá)到實(shí)時(shí)。本文論述了一種采用像
2010-07-17 18:11:5722
針對(duì)傳統(tǒng)模擬電路閾值檢測(cè)方法存在的缺點(diǎn)，設(shè)計(jì)出采用高速A/D轉(zhuǎn)換器和高性能Virtex5 FPGA實(shí)現(xiàn)激光測(cè)距系統(tǒng)。該系統(tǒng)可以大大降低系統(tǒng)誤差，提高測(cè)距精度。
2010-12-17 16:29:1147 基于Virtex5的PCI-Express總線接口設(shè)計(jì)
PCI Express是由Intel，Dell，Compaq，IBM，Microsoft等PCI SIG聯(lián)合成立的Arapahoe Work Group共同草擬并推舉成取代PCI總線標(biāo)準(zhǔn)的
2009-10-05 10:25:20
910 
賽靈思高性能40nm Virtex-6 FPGA系列即將轉(zhuǎn)入量產(chǎn)
賽靈思公司(Xilinx, Inc.)與聯(lián)華電子(UMC)今天共同宣布，采用聯(lián)華電子高性能40nm工藝的Virtex-6 FPGA，已經(jīng)完全通過(guò)生產(chǎn)前的驗(yàn)
2010-01-26 08:49:17851 Virtex-6 FPGA ML605開(kāi)發(fā)評(píng)估技術(shù)方案
Virtex-6 FPGA是Xilinx公司的目標(biāo)設(shè)計(jì)平臺(tái),提供集成的軟件和硬件,有利于設(shè)計(jì)集中力量進(jìn)性產(chǎn)品創(chuàng)新. Virtex-6系列包括LXT, SXT和HXT子系列,適
2010-04-22 18:07:583615 
Discete-AdaBoost算法 1、給定訓(xùn)練集： ，其中 ，表示 的正確的類(lèi)別標(biāo)簽， , 表示第i副圖像的第j個(gè)特征值 2、訓(xùn)練集上樣本的初始分布： 3、尋找若分類(lèi)器 ht( ) (1)對(duì)于每個(gè)樣本中的第j個(gè)特
2011-07-18 10:40:300 Virtex-7 2000T FPGA的容量是市場(chǎng)同類(lèi)最大28nm器件的2倍，而且比賽靈思最大型Virtex-6 FPGA大2.5倍。雖然2000T由4個(gè)切片組成，但它仍然保持著傳統(tǒng)FPGA的使用模式，設(shè)計(jì)人員可通過(guò)賽靈思工具流程
2011-10-26 09:11:302795 由于Virtex-5 器件的基礎(chǔ)架構(gòu)與以往的FPGA 器件不同，因此，要為特定設(shè)計(jì)選擇合適的Virtex-5 器件并非易事。大多數(shù)情況下，設(shè)計(jì)應(yīng)采用類(lèi)似的陣列大?。?b class="flag-6" style="color: red">器件數(shù)量）并且比以前的目標(biāo)器
2012-01-17 17:36:2233 Virtex-5 器件包括基于第二代高級(jí)硅片組合模塊 (ASMBL) 列架構(gòu)的多平臺(tái) FPGA 系列。集成了為獲得最佳性能、更高集成度和更低功耗設(shè)計(jì)的若干新型架構(gòu)元件，Virtex-5 器件達(dá)到了比以往更高
2012-02-17 14:39:5651 為解決北斗導(dǎo)航接收機(jī)干擾功率強(qiáng)、有效信號(hào)弱的不足，提出了一種基于功率倒置自適應(yīng)算法的抗干擾設(shè)計(jì)方案。該方案以自適應(yīng)天線系統(tǒng)為平臺(tái)，采用FPGA處理器Virtex5芯片實(shí)現(xiàn)自適應(yīng)
2012-03-20 10:48:1768 針對(duì)GPS接收機(jī)有效信號(hào)弱，易受窄帶干擾影響的不足，提出了一種基于FPGA的窄帶干擾抑制算法的實(shí)現(xiàn)方案。該方案以Xilinx公司的Virtex5芯片為硬件平臺(tái)，采用重疊加窗頻域?yàn)V波算法和自
2013-09-23 15:16:4345 基于AdaBoost_Bayes算法的中文文本分類(lèi)系統(tǒng)_徐凱
2017-01-07 18:56:132 Virtex UltraScale? FPGA VCU108 評(píng)估套件是評(píng)估 Virtex UltraScale 器件所提供前所未有高性能、高系統(tǒng)集成度以及高帶寬的完美開(kāi)發(fā)環(huán)境。該套件是需要海量
2017-02-08 14:19:11478 部分可重構(gòu)技術(shù)是Xilinx FPGA的一項(xiàng)重要開(kāi)發(fā)流程。本文結(jié)合Virtex5 FPGA，詳細(xì)講解在ISE + Planahead上完成部分可重構(gòu)功能的流程和技術(shù)要點(diǎn)。
2018-07-04 02:17:003419 
賽靈思Virtex? UltraScale ? All Programmable FPGA 是高端FPGA 系列的擴(kuò)展，可支持1Tbps 系統(tǒng)的實(shí)現(xiàn)。Virtex UltraScale 系列具有
2017-11-18 04:15:031797 
在FPGA系統(tǒng)設(shè)計(jì)中，要達(dá)到性能最大化需要平衡具有混合性能效率的元器件，包括邏輯構(gòu)造(fabric)、片上存儲(chǔ)器、DSP 和I/O帶寬。在本文中，我將向你解釋怎樣能在追求更高系統(tǒng)級(jí)性能的過(guò)程中受益于Xilinx? 的Virtex?-5 FPGA構(gòu)建模塊，特別是新的ExpressFabric?技術(shù)。
2018-07-22 09:30:001628 
多類(lèi)指數(shù)損失函數(shù)逐步添加模型（ SAMME）是一種多分類(lèi)的AdaBoost算法，為進(jìn)一步提升SAMME算法的性能，針對(duì)使用加權(quán)概率和偽損失對(duì)算法的影響進(jìn)行研究，在此基礎(chǔ)上提出了一種基于基分類(lèi)器對(duì)樣本
2017-12-01 16:50:471 AdaBoost是數(shù)據(jù)挖掘領(lǐng)域最常見(jiàn)的提升算法之一。對(duì)傳統(tǒng)AdaBoost將各個(gè)基分類(lèi)器線性相加所存在的不足進(jìn)行分析，并針對(duì)AdaBoost各個(gè)弱分類(lèi)器的加權(quán)方式提出新的改進(jìn)，將傳統(tǒng)的線性相加改為
2018-01-04 16:58:000 商湯科技算法平臺(tái)團(tuán)隊(duì)和北京大學(xué)高能效實(shí)驗(yàn)室聯(lián)合提出一種基于 FPGA 的快速Winograd算法，可以大幅降低算法復(fù)雜度，改善 FPGA 上的 CNN 性能。
2018-02-07 11:52:068687 
Xilinx 公司Virtex5 系列的FPGA 具有多重配置的特性，允許用戶(hù)在不掉電重啟的情況下，根據(jù)不同時(shí)刻的需求，可以從FLASH 中貯存的多個(gè)比特文件選擇加載其中的一個(gè)，實(shí)現(xiàn)系統(tǒng)功能的變換。
2018-12-04 08:37:004654 
400G和500G應(yīng)用。Virtex UltraScale VU095器件可為有線通信、測(cè)試測(cè)量、航空航天與軍用以及數(shù)據(jù)中心等多種不同應(yīng)用帶來(lái)前所未有的高性能、系統(tǒng)集成度和帶寬。此外，賽靈思還新增
2018-09-13 16:52:00994 ICHEC討論了FPGA對(duì)HPC應(yīng)用的適用性，并重點(diǎn)介紹了能夠利用特定FPGA上所有DSP的器件的最佳數(shù)據(jù)模式。
利用Xilinx Virtex-7 FPGA和Kintex KU115，ICHEC充分利用了re
2018-11-20 06:42:002425 了解如何將復(fù)雜的SoC平臺(tái)映射到單個(gè)Virtex?-7 2000T FPGA
2018-11-23 06:38:002515 集成學(xué)習(xí)的Boosting算法通過(guò)結(jié)合多個(gè)弱學(xué)習(xí)器組成強(qiáng)學(xué)習(xí)器，AdaBoost算法是Boosting算法中的一種，本文詳細(xì)的總結(jié)了AdaBoost算法。
2018-12-29 16:08:082866 
本文詳細(xì)總結(jié)了AdaBoost算法的相關(guān)理論，本文詳細(xì)推導(dǎo)了AdaBoost算法的參數(shù)求解過(guò)程以及討論了模型的過(guò)擬合問(wèn)題。
2019-01-07 18:26:073830 
Virtex-II ProTM平臺(tái)FPGA產(chǎn)品基于高性能的Virtex-IITM結(jié)構(gòu)，為嵌入式系統(tǒng)設(shè)計(jì)提供了一個(gè)極靈活的解決方案。利用Virtex-II ProTM器件，嵌入式系統(tǒng)設(shè)計(jì)人員可以在單片器件內(nèi)集成范圍廣泛的硬和軟IP核心，其中的硬件和固件具有可升級(jí)能力，從而可延長(zhǎng)產(chǎn)品的在市場(chǎng)生存時(shí)間。
2019-04-13 10:07:171064 
和x32的數(shù)據(jù)帶寬。x1的通道能實(shí)現(xiàn)單向312.5 MB／s（2.5 Gb／s）的傳輸速率。Xilinx公司的Virtex5系列FPGA芯片內(nèi)嵌PCI-ExpressEndpoint Block硬核，為實(shí)現(xiàn)單片可配置PCI-Express總線解決方案提供了可能。
2020-01-19 16:52:00787 
本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的硬件電路設(shè)計(jì)教程和FPGA平臺(tái)資料簡(jiǎn)介包括了：FPGA技術(shù)概述；主流FPGA器件介紹；VIRTEX-5 FPGA電路設(shè)計(jì)；V4LX160 FPGA平臺(tái)介紹；
2020-07-06 18:11:22158 xilinx公司推出的兩種新Virtex-4 FPGA器件LX60和SX35.LX60是邏輯最佳LX平臺(tái)的第二個(gè)器件,SX35是DSP最佳SX平臺(tái)的第一個(gè)器件.和今年六月份提供的Virtex-4 LX25一起,Xilinx公司現(xiàn)在可提供三種革命性的FPGA系列.
2020-09-10 08:47:001846 鏈路預(yù)測(cè)是復(fù)雜網(wǎng)絡(luò)的重要研究方向，當(dāng)前的鏈路預(yù)測(cè)算法因可利用的網(wǎng)絡(luò)信息有限，導(dǎo)致預(yù)測(cè)算法的精確度受限為了提高預(yù)測(cè)算法的性能，采用改進(jìn)的 Adaboost算法進(jìn)行鏈路預(yù)測(cè)。首先根據(jù)復(fù)雜網(wǎng)絡(luò)樣本建立
2021-04-08 11:21:2815 入侵檢測(cè)系統(tǒng)在大數(shù)據(jù)量的情況下誤報(bào)率高、泛化能力弱，且單一機(jī)器學(xué)習(xí)算法不能較好地應(yīng)對(duì)多種攻擊類(lèi)型。為此，設(shè)計(jì)一個(gè)基于支持向量機(jī)（SM）與 Adaboost算法的入侵檢測(cè)系統(tǒng)。依托 Snort系統(tǒng)
2021-05-25 16:35:436
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