二進(jìn)制到格雷碼轉(zhuǎn)換的Verilog HDL源代碼

　　電子發(fā)燒友網(wǎng)核心提示：本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中二進(jìn)制到格雷碼轉(zhuǎn)換的功能實(shí)現(xiàn)源代碼。注意：程序運(yùn)行在不同軟件平臺(tái)可能要作一些修改，請(qǐng)注意閱讀程序中的注釋。

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// DESCRIPTION?? :? Bin to gray converter
//????????????????? Input (DATA_IN) width : 4
//????????????????? Enable (EN) active : high
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module BIN2GARY (EN ,DATA_IN ,DATA_OUT );

input EN ;

input [3:0] DATA_IN ;

output [3:0] DATA_OUT ;

assign DATA_OUT [0] = (DATA_IN [0] ^ DATA_IN [1] ) && EN ;
assign DATA_OUT [1] = (DATA_IN [1] ^ DATA_IN [2] ) && EN ;
assign DATA_OUT [2] = (DATA_IN [2] ^ DATA_IN [3] ) && EN ;
assign DATA_OUT [3] = DATA_IN [3] && EN ;
endmodule