選擇合適的 IP 實現(xiàn) Die-to-Die 連接

Soc的發(fā)展與挑戰(zhàn)

自大數(shù)據(jù)問世以來，設(shè)計人員在用于超大規(guī)模數(shù)據(jù)中心、人工智能 （AI） 和網(wǎng)絡(luò)應(yīng)用的片上系統(tǒng) （SoC） 的設(shè)計過程中，一直面臨著不斷發(fā)展的挑戰(zhàn)。由于工作量需求和對于更快地移動數(shù)據(jù)的需求，此類具有先進(jìn)功能的 SoC 變得更加復(fù)雜，也達(dá)到了最大光罩尺寸。因此，設(shè)計人員在多芯片模塊 （MCM） 封裝中將 SoC 劃分為較小的模塊。這些劃分的芯片需要超短和極短距離鏈路，以實現(xiàn)具有高數(shù)據(jù)速率的芯片間連接。除了帶寬之外，die-to-die 連接還必須確保是極低延遲和極低功耗的可靠鏈接。

本文介紹了 die-to-die 連接的幾種不同用例，以及在尋找用于 die-to-die 連接的高速 PHY IP 也可以使用基于有機(jī)基材的傳統(tǒng)低成本封裝。

Die-to-Die連接性用例

MCM 中 die-to-die 連接的新用例在不斷涌現(xiàn)，其中包括：

1、接近最大光罩尺寸的高性能計算和服務(wù)器 SoC

2、超過最大光罩尺寸的以太網(wǎng)交換機(jī)和網(wǎng)絡(luò) SoC

3、可擴(kuò)展復(fù)雜算法的具有分布式 SRAM 的人工智能 （AI） SoC

高性能計算和服務(wù)器 SoC 的尺寸越來越大，達(dá)到 550 平方毫米 （mm2） 至 800 mm2，從而降低了 SoC 的良率并提高了單位芯片成本。優(yōu)化 SoC 良率的更好方法是將 SoC 分為兩個，或多個等效的同質(zhì)芯片（如圖 1 所示），并使用 die-to-die PHY IP 連接芯片。在這種用例中，主要的要求是極低的延遲和零誤碼率，因為更小的多個芯片的表現(xiàn)和行為必須像單一芯片一樣。



圖 1：需要 die-to-die 連接的高性能計算和服務(wù)器 SoC 的示例?

以太網(wǎng)交換機(jī) SoC 是數(shù)據(jù)中心的核心，必須以 12 Tbps 到 25 Tbps 的更快速率轉(zhuǎn)移數(shù)據(jù)，這需要 256 通道的 100G SerDes 接口，因此無法將 SoC 放入面積為 800 mm2 的光罩區(qū)域。為了克服這一挑戰(zhàn)，設(shè)計人員會將 SoC 拆分，重新進(jìn)行配置，其中的內(nèi)核芯片被 I/O 芯片包圍，如圖 2 所示。然后，使用 die-to-die 收發(fā)器將內(nèi)核芯片連接到 I/O 芯片。

在這一用例中，僅當(dāng) die-to-die 收發(fā)器的帶寬密度遠(yuǎn)遠(yuǎn)優(yōu)于 I/O 芯片中的長距離 SerDes 時，芯片拆分才有效。因此，關(guān)鍵參數(shù)是每毫米的芯片邊緣帶寬密度。



圖 2：需要 die-to-die 連接的以太網(wǎng)交換機(jī) SoC 的示例

在 AI SoC 中，每個芯片都包含智能處理單元 （IPU） 和位于每個 IPU 附近的分布式 SRAM。在這種使用情況下，一個芯片中的 IPU 可能需要依賴于極低延遲的短距離 die-to-die 鏈路來訪問另一個芯片的 SRAM 中的數(shù)據(jù)。



圖 3：需要 die-to-die 連接的 AI SoC 示例

在所有這些用例中，如果為 die-to-die 連接選擇理想的高速 PHY，就可以簡化 MCM 封裝要求。由于每個通道的吞吐量高達(dá) 112 Gbps，因此在通道數(shù)量相對有限的情況下可以實現(xiàn)非常高的總吞吐量。在這種情況下，封裝走線的間距和堆疊可能比較保守（L/S 通常為 10u/10u）。在這些用例中，也可以使用基于有機(jī)基材的傳統(tǒng)低成本包裝。

高速PHY IP對于Die-to-Die連接的要求

光學(xué)互聯(lián)網(wǎng)絡(luò)論壇 （OIF） 正在定義電氣 I/O 標(biāo)準(zhǔn)，以在超短距離 （USR） 和極短距離 （XSR） 鏈路上以高達(dá) 112 Gbps 的數(shù)據(jù)速率進(jìn)行傳輸。這些規(guī)范定義了 die-to-die 鏈路（即：在封裝內(nèi)），以及芯片到芯片，到與 SoC 位于同一封裝內(nèi)的光學(xué)模塊的鏈接，從而顯著降低了功耗和復(fù)雜性，并實現(xiàn)了極高的吞吐量密度。

在研究用于 MCM 的 die-to-die 連接的高速 PHY IP 解決方案時，SoC 設(shè)計人員必須考慮幾個基本功能，包括以千兆位或兆兆位每秒（Gbps 或 Tbps）衡量的數(shù)據(jù)吞吐量或帶寬、以每比特皮焦耳 （pJ/bit） 衡量的能源效率、以納秒 （ns） 衡量的延遲、以毫米 （mm） 衡量的最大鏈路范圍，以及誤碼率（無單位）。

數(shù)據(jù)吞吐量或帶寬

為了實現(xiàn)與其他收發(fā)器的互操作，die-to-die PHY IP 必須確保符合 USR 和 XSR 鏈路的相關(guān) OIF 電氣規(guī)范。支持脈沖幅度調(diào)制 （PAM-4） 和不歸零 （NRZ） 信令，對于滿足兩種鏈路的要求，并實現(xiàn)每通道最大 112 Gbps 帶寬至關(guān)重要。這樣的信令產(chǎn)生了非常高的帶寬效率，這是一項關(guān)鍵要求，因為在 MCM 中的芯片之間傳輸?shù)臄?shù)據(jù)量非常大。數(shù)據(jù)移動的速率通常處于每秒兆兆字節(jié)的范圍，這限制了分配給 USR 和 XSR 鏈路的芯片邊緣的大小。但是，支持多種數(shù)據(jù)速率也同樣重要。通常，假設(shè)其數(shù)據(jù)速率與內(nèi)部結(jié)構(gòu)中使用的數(shù)據(jù)速率一致，或支持 die-to-die 協(xié)議所需的所有數(shù)據(jù)速率，就有望實現(xiàn)芯片到芯片鏈接。例如，即使在 32 Gbps 這樣的高速下，PCI Express 也必須支持低至 2.5 Gbps 的數(shù)據(jù)速率以進(jìn)行協(xié)議初始化。

鏈路距離

在 die-to-die 的實現(xiàn)中，大量數(shù)據(jù)必須流經(jīng)橋接芯片之間間隙的短數(shù)據(jù)路徑。為了保證將芯片放置在封裝基板上時的最大靈活性，PHY IP 必須支持 TX 和 RX 之間 50 毫米的最長距離。

能效

能效成為重要的因素，尤其是在將 SoC 功能劃分為多個同質(zhì)芯片的用例中。在此類用例中，設(shè)計人員尋求在不影響 SoC 總功耗預(yù)算的情況下，在芯片之間推送大量數(shù)據(jù)的方法。理想的 die-to-die PHY IP 的能效好于每比特 1 皮焦耳 （1pJ/bit） 或同等的 1mW/Gbps。

延遲和BER

為了使芯片之間的連接“透明”，延遲必須維持得極低，同時必須優(yōu)化誤碼率 （BER）。由于簡化了架構(gòu)，die-to-die PHY IP 本身實現(xiàn)了超低延遲，BER 優(yōu)于 10e-15。根據(jù)鏈路距離，可能需要使用前向糾錯 （FEC） 機(jī)制保護(hù)互連，以實現(xiàn)如此低的 BER。FEC 延遲會影響解決方案的整體延遲。

宏塊布局

除了這些與性能相關(guān)的參數(shù)外，PHY IP 還必須支持所有側(cè)面的放置芯片，以實現(xiàn)芯片和MCM 的有效布局。優(yōu)化了宏的布局可實現(xiàn)低耦合的高效芯片間布線，優(yōu)化芯片和 MCM 面積，并最終提高功耗效率。

選擇 die-to-die PHY IP 時，還有許多其他考慮因素，包括納入可測試性功能，以便能夠在封裝之前對芯片進(jìn)行生產(chǎn)測試，但是上文所述的因素是最重要的。

結(jié)語

數(shù)據(jù)速率不斷提高，功能日趨復(fù)雜，使得超大規(guī)模數(shù)據(jù)中心、AI 和網(wǎng)絡(luò)應(yīng)用程序的 SoC 大小與日俱增。隨著 SoC 尺寸接近占滿光罩尺寸，設(shè)計人員被迫將 SoC 分成較小的芯片，這些芯片封裝在多芯片模塊 （MCM） 中，以實現(xiàn)高產(chǎn)量并降低總體成本。然后，一個 MCM 中的多個較小芯片通過 die-to-die 互連進(jìn)行鏈接，這些互連具有極低的功耗且每個芯片邊緣的帶寬都很高。在高性能計算和 AI 應(yīng)用中，大型 SoC 被分為兩個或多個同質(zhì)芯片，而在網(wǎng)絡(luò)應(yīng)用中，I/O 和網(wǎng)絡(luò)內(nèi)核被分為單獨(dú)的芯片。SoC 中的 die-to-die 互連必須不影響整體系統(tǒng)性能，并且要求低延遲、低功耗和高吞吐量。這些要求推動了對高吞吐量 die-to-die PHY 的需求。例如 新思科技（Synopsys） 的 DesignWare? USR/XSR PHY IP，該 IP 支持 MCM 設(shè)計中的 die-to-die 連接，每通道的數(shù)據(jù)速率高達(dá) 112 Gbps，而且能效非常高。DesignWare USR/XSR PHY IP 符合用于超短距離 （USR） 和極短距離 （XSR） 鏈路的 OIF CEI-112G 和 CEI-56G 標(biāo)準(zhǔn)。

新思科技（Synopsys） 高級產(chǎn)品營銷經(jīng)理 Manuel Mota