如何在集成電路中減少天線效應?

　　如摩爾定律所述，數(shù)十年來，集成電路的密度和性能迅猛增長。眾所周知，這種高速增長的趨勢總有一天會結(jié)束，人們只是不知道當這一刻來臨時，集成電路的密度和性能到底能達到何種程度。隨著技術(shù)的發(fā)展，集成電路密度不斷增加，而柵氧化層寬度不斷減少，超大規(guī)模集成電路中常見的多種效應變得原來越重要并難以控制。天線效應便是其中之一。在過去的二十年中，半導體技術(shù)得以迅速發(fā)展，催生出更小規(guī)格、更高封裝密度、更高速電路、更低功耗的產(chǎn)品。本文將討論天線效應以及減少天線效應的解決方案。

　　天線效應

　　天線效應或等離子導致柵氧損傷是指：在MOS集成電路生產(chǎn)過程中，一種可潛在影響產(chǎn)品產(chǎn)量和可靠性的效應。

　　目前，平版印刷工藝采用“等離子刻蝕”法（或“干法刻蝕”）制造集成電路。等離子是一種用于刻蝕的離子化/活性氣體。它可進行超級模式控制（更鋒利邊緣/更少咬邊），并實現(xiàn)多種在傳統(tǒng)刻蝕中無法實現(xiàn)的化學反應。但凡事都有兩面性，它還帶來一些副作用，其中之一就是充電損傷。

　　等離子充電損傷是指在等離子處理過程中，MOSFET 中產(chǎn)生的柵氧化層的非預期高場應力。在等離子刻蝕過程中，大量電荷聚集在多晶硅和金屬表面。通過電容耦合，在柵氧化層中會形成較大電場，導致產(chǎn)生可損傷氧化層并改變設備閥值電壓（VT）的應力。如下圖所示，被聚集的靜電荷被傳輸?shù)綎艠O中，通過柵氧化層 ，被電流隧道中和。

　　圖1：等離子刻蝕過程中的天線效應。

　　顯而易見，暴露在等離子面前的導體面積非常重要，它決定靜電荷聚集率和隧穿電流的大小 。這就是所謂的“天線效應”。柵極下的導體與氧化層的面積比就是天線比率。一般來講，天線比率可看做是一種電流倍增器，可放大柵氧化層隧穿電流的密度。對于給定的天線比率來說，等粒子密度越高，隧穿電流越大。更高的隧穿電流意味著更高的損傷。

　　3種等離子制造過程

　　導體層模式刻蝕過程——累積電荷量與周長成正比。

　　灰化過程——累積電荷量與面積呈正比。

　　接觸刻蝕過程——累積電荷量與通過區(qū)域的面積成正比。

　　天線比率（AR）的傳統(tǒng)定義是指“天線”導體的面積與所相連的柵氧化層面積的比率。傳統(tǒng)理論認為，天線效應降低程度與天線比率成正比（每個金屬層的充電效果是相同的）。然而，人們發(fā)現(xiàn)天線比率并不取決于天線效應，還需要考慮布局問題。